「4ビット」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

埋込み演算部１６２は、VQコード決定部５５からのVQコードのMSB側４ビットと予備係数Eの４ビットの情報からコードYを生成し、合成部１４２に供給する。例文帳に追加

The embedding arithmetic section 164 generates a code Y, on the basis of MSB side 4 bits of a VQ code from a VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient E, and supplies the code Y to a composite section 142. - 特許庁

埋込み演算部５７は、VQコード決定部１０１より供給されたVQコードのMSB側４ビットと予備係数Dからなる４ビットの情報からコードYを生成し、合成部１０２に供給する。例文帳に追加

The embedding arithmetic section 57 generates a code Y, on the basis of MSB side 4 bits of a VQ code supplied from a VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient D, and supplies the code Y to a composite section 102. - 特許庁

埋込み演算部１６２は、VQコード決定部５５からのVQコードのMSB側４ビットと予備係数Eの４ビットの情報からコードYを生成し、合成部６０に供給する。例文帳に追加

The embedding arithmetic section 162 generates a code Y, on the basis of MSB side 4 bits of a VQ code from a VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient E, and supplies the code Y to a composite section 60. - 特許庁

パイロット信号の伝送路応答推定値Ｈ~(ｌ,ｋ_p,l)とＨ~(ｌ＋４,ｋ_p,l+4)を加算器２１で加算し、ビットシフト回路２２で１ビットシフトしてＨ~(ｌ＋２,ｋ_p,l+2)を得る。例文帳に追加

An adder 21 of this OFDM receiver sums pilot signal transmission line response estimate values H-(l,kp,l) and H-(l+4,kp,l+4) using an adder 21, a bit shift circuit 22 shifts the sum by 1-bit to obtain a value H-(l+2,kp,l+2). - 特許庁

埋込み演算部５９は、VQコード決定部５５より供給されたVQコードのLSB側４ビットと予備係数Aからなる４ビットの情報からコードXを生成し、合成部６０に供給する。例文帳に追加

The embedding arithmetic section 59 generates a code X, on the basis of LSB side 4 bits of the VQ code supplied from the VQ-code decision section 55 and information in 4 bits comprising the preliminary coefficient A, and supplies the code X to the composite section 60. - 特許庁

埋込み演算部５９は、VQコード決定部１０１より供給されたVQコードのLSB側４ビットと予備係数Aからなる４ビットの情報からコードXを生成し、合成部１０２に供給する。例文帳に追加

The embedding arithmetic section 59 generates a code X on the basis of LSB side 4 bits of the VQ code supplied from the VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient A, and supplies the code X to the composite section 102. - 特許庁

埋込み演算部１６４は、VQコード決定部５５からのVQコードのLSB側４ビットと予備係数Bの４ビットの情報からコードXを生成し、合成部６０に供給する。例文帳に追加

The embedding arithmetic section 164 generates a code X, on the basis of LSB side 4 bits of the VQ code from the VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient B, and supplies the code X to the composite section 60. - 特許庁

埋込み演算部５７は、VQコード決定部５５より供給されたVQコードのMSB側４ビットと予備係数Dからなる４ビットの情報からコードYを生成し、合成部６０に供給する。例文帳に追加

The embedding arithmetic section 57 generates a code Y, on the basis of MSB side 4 bits of a VQ code supplied from a VQ-code decision section 55 and information in 4 bits comprising the preliminary coefficient D, and supplies the code Y to a composite section 60. - 特許庁

入出力インターフェース４は、外部からのクロック信号ＳＣＬＫを受け、これに同期してパリティビットＰを含む所定ビット数の所定数のフレームからなる通信データＳＩＮを、他の電子回路との間でビットごとに通信する。例文帳に追加

An input output interface 4 receives an external clock signal SCLK and communicates communication data SIN comprising a prescribed number of frames in a prescribed bit number including the parity bit P synchronously with the clock signal by each bit with other electronic circuit. - 特許庁

マイクロコンピュータ３は、音響データの再生時、音響データからビットレート情報を抽出する動作を実行し、ビットレート情報を抽出する度に、該ビットレート情報に応じた周波数制御信号をＤＳＰ４に供給する。例文帳に追加

During reproducing acoustic data, the microcomputer 3 carries out operations in which bit rate information is extracted from the acoustic data and supplies frequency control signals to the DSP 4 corresponding to the bit rate information every time the bit rate information is extracted. - 特許庁

スタート／ストップビット検出回路３は、ストップビットｔ２として、キャラクタデータｔ３直後のビット位置を検出し、そのデータが“０”である場合には、キャラクタデータｔ３に続けてシリアル／パラレル変換回路４に出力する。例文帳に追加

A start/stop bit detecting circuit 3 detects the bit position right after character data t3 as a stop bit t2 and outputs it to a serial-parallel converting circuit 4 successively to the character data t3 when the data are '0'. - 特許庁

ビット線リーク回路７は、外部からの充電開始信号によりビット線ＢＬに充電電流を供給し、負荷回路４から印加される駆動電圧が所定電位を越える場合に、ビット線ＢＬへの充電電流を遮断する。例文帳に追加

A bit-line leakage circuit 7 supplies charge current to the bit-line BL, based on external charge start signal and shuts off the charge current on the bit-line BL, when the drive current applied from the load current circuit 4 exceeds the designated potential. - 特許庁

Ａ／Ｄ変換部３はＰＤＰ１の画素を表示するための映像信号ａを入力するとｎビットデータにＡ／Ｄ変換し、γ逆補正部４はそのＡ／Ｄ変換されたｎビットデータをγ逆補正する一方、ゲイン調整部９はγ逆補正されたｎビットデータを増幅する。例文帳に追加

An A/D conversion part 3 converts an inputted video signal (a) for displaying pixels of a PDP 1 to n-bit data, and a γ inverse correction part 4 performs γ inverse correction of the A/D-converted n-bit data, and a gain adjustment part 9 amplifies n-bit data subjected to γ inverse correction. - 特許庁

本発明に係る手持式電動工具は、駆動部（６）からグリップ（８）を側方に突出させたハウジング（４）と、使用対象の工具ビット（２０）を選択的に把持するビットホルダ（２２）と、複数の工具ビット（２０）を電動工具（２）に対して着脱可能に保管する保管部（１６）とを具える。例文帳に追加

This hand type power tool comprises a housing (4) with a grip (8) projecting sideward from a drive part (6), a bit holder (22) selectively gripping a using object, namely a tool bit (20), and a storage part (16) detachably storing the plurality of tool bits (20) to a power tool (2). - 特許庁

ｎ対のビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、アクセス対象として選択された列のビット線対はプリチャージ回路４によって電源電圧にプリチャージされ、他のビット線対は電源ラインＶＤＤから遮断される。例文帳に追加

Among n pairs of the bit line pairs (BL1, XBL1)-(BLn, XBLn), the bit line pair for a column chosen as an access object is precharged by a precharge circuit 4 at supply voltage, and the other bit line pairs are interrupted from a power supply line VDD. - 特許庁

冗長ビットを用いること無しに（１、ｋ）ＲＬＬ規則で、ｋ＝７あるいは８の制限下におけるＤＣ成分の抑圧を、４ビット単位の入力データ語を６ビット単位の入力データ語に変換可能な符号化テーブルを用いて行う。例文帳に追加

Suppressing a DC component under limitation of k=7 or 8 is performed by using a encoding table in which an input data word in a unit of 4 bits can be converted to an input data word in a unit of 6 bits with (1, k) RLL rule without using redundant bits. - 特許庁

送信側の通信装置１は、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内少なくとも連続する２ビットを同一データとして持つ複数のデータ群として前記受信側の通信装置４送信する。例文帳に追加

The communication device 1 on the transmission side places data having a plurality of bits in one clock period, and transmits a plurality of data groups having at least continuous two bits among the plurality of bits as the same data to the communication device 4 on the reception side. - 特許庁

伸張回路２５は、制御信号Ｓｃに応じて、第１及び第２設定データＤｓ１，Ｄｓ２に対する第１〜第４伸張データＤｅ１〜Ｄｅ４のビットパターンを、各ビットに対して第１及び第２設定データＤｓ１，Ｄｓ２のいずれか１つのビットを選択して生成する。例文帳に追加

An expansion circuit 25 generates bit patterns of first to fourth expansion data De 1-De 4 to first and second set data Ds 1, Ds 2, by selecting some one bit in the first and second set data Ds 1, Ds 2 to each bit, corresponding to a control signal Sc. - 特許庁

マイクロコントローラ１の論理部２は、内部ＲＡＭ４の診断を行うアドレスに第１チェックデータ５５Ｈを書き込んだ後、診断アドレスの最下位ビットから最上位ビットまでを１ビットずつ反転させた反転アドレスに第２チェックデータＡＡＨを書き込む。例文帳に追加

After a logic part 2 of the micro-controller 1 writes a first check data 55H on an address for carrying out a diagnosis of an internal RAM 4, it writes a second check data AAH on a reversal address in which the highest level bit from the lowest level bit of the diagnosis address are reversed every by one bit. - 特許庁

ビット検出部４は、デジタルデータとされた再生ＲＦ信号のレベル（振幅値）がコンパレートレベルと等しいときには、その前後の振幅値の和とコンパレータレベルとの大小により論理レベル“０”のチャネルビットデータ又は、論理レベル“１”のチャネルビットデータを出力する。例文帳に追加

When the level (amplitude value) of a reproduced RF signal made to be digital data is equal to a comparator level, a bit detection part 4 outputs channel bit data of a logic level '0' or channel bit data of the logic level '1' in accordance with the size of the sum of amplitude values before and after the level and the comparator level. - 特許庁

従来、ＴＰＣビットの下り送信信号への挿入を送信信号生成部２で行っていたのを、送信信号分離部４へ当該ＴＰＣビットを送って、この送信信号分離部４でＴＰＣビットの挿入を行うよう構成する。例文帳に追加

The insertion of a TPC(Transmission Power Control) bit to an outgoing transmission signal having conventionally been made by a transmission signal generating section 2 is changed such that the TPC bit is sent to a transmission signal demultiplexer section 4, which inserts the TPC bit. - 特許庁

覆工コンクリートＣにおける空洞調査対象位置を、フィード圧および打撃圧を所定値に保ちながら削岩機４のビット２により削孔しつつ、そのときのビット２の削孔速度およびビット２に加わるトルク負荷の変化によって、空洞Ｖの有無およびその大きさを推定する。例文帳に追加

While excavating a hole in a cavity investigating object position in lining concrete C by a bit 2 of a rock drill 4 while keeping feed pressure and stroke pressure in a prescribed value, the existence and the size of the cavity V are estimated by a change in a hole excavating speed of the bit 2 and a torque load applied to the bit 2 at that time. - 特許庁

１画素が４ビット（１６階調）で表現されるデータを入力する場合、対応するパターンとして１６ビットのパターンではなく、その２倍の３２ビットのパターンを用意し、それをデジタルデータ出力装置１００１に格納しておく。例文帳に追加

In the case data expressing a pixel by 4 bits (16 gradations) are inputted, instead of a 16 bit pattern, a 32 bit pattern of a double size is prepared as a corresponding pattern thereof so as to be stored in a digital data outputting unit 1001. - 特許庁

ステップＳ１で、コンテクスト生成レジスタを“０”クリアしてから、コンテクスト生成レジスタのビット４に前ラインの先頭画素［１Ａ］を、ビット３に前ラインの次の画素［１Ｂ］を、ビット０に前々ラインの先頭画素［０Ａ］をそれぞれ格納しておく。例文帳に追加

In a step S1, a context generation register is subjected to '0' clearing, the first pixel (1A) of the previous line is stored in a bit 4 of the context generation register, the second pixel (1B) of the previous line is stored in a bit 3, and the first pixel (0A) of two lines previous is stored in a bit 0 respectively. - 特許庁

例えば原画像データＳ０がＲＧＢ各８ビットの情報を有し、最低解像度の画像が２×２画素の時は、４画素にそれぞれ８ビットの情報を有するため、ＲＧＢ３色であると、最低解像度の画像により３×４×８＝９６ビットの情報が数値情報として得られる。例文帳に追加

Since original image data S0 is provided with R, G and B information of eight bits respectively, for example, and four pixels are respectively provided with 8-bit information, (3×4×8=96)-bit information is obtained as numerical information from the image with the lowest resolution concerning three R, G and B colors. - 特許庁

ドライバービット１１の外周に沿って軸方向に移動可能で且つドライバービット１１から抜き出し可能であるが回転不能なソケット本体２をドライバービット１１に外嵌合し、ソケット本体２の両端部にはソケット部３，４を形成してなるドライバー用ソケット１。例文帳に追加

In this socket 1 for a screw driver, a socket body 2 axially movable along an outer peripheral surface of the driver bit 11 and detachable from the driver bit 11 but non-rotatable is fitted around the driver bit 11, and socket parts 3, 4 are formed at both end portions of the socket body 2. - 特許庁

計算機４は、N＋Mビットのテストデータをステップ用のＡビットとオフセット用のＢビットに分割して入力バッファ５に送るとともに、出力バッファ６の出力を取り込んで、アナログ入力に対するデジタル出力の変化点を全点サーチすることで非直線性を測定する。例文帳に追加

A computer 4 divides test data of (N+M) bits into A bit data for a step and B bit data for an offset and sends them to an input buffer 5, receives an output from an output buffer 6 to search all change points of digital outputs with respect to analog inputs, thereby measuring the nonlinearity. - 特許庁

該画像符号化部１から出力された画像符号化ビットストリームは、音声符号化部２からの音声符号化ビットストリームと、多重化部３で多重化され、出力バッファ部４を経て、ビットストリーム５として出力される。例文帳に追加

A multiplexer section 3 multiplexes an image encoding bit stream outputted from the image encoding section 1 and an audio encoding bet stream from an audio encoding section 2, and an output buffer section 4 receiving an output from the multiplexer section 3 outputs a bit stream 5. - 特許庁

冗長ビットを用いること無しに（１、ｋ）ＲＬＬ規則で、ｋ＝７あるいは８の制限下におけるＤＣ成分の抑圧を、４ビット単位の入力データ語を６ビット単位の入力データ語に変換可能な符号化テーブルを用いて行う。例文帳に追加

Suppressing a DC component under limitation of k=7 or 8 is performed by using a encoding table in which an input data word in a unit of 4 bits can be converted to an input data word in a unit of 6 bits with (1, k) RLL rule without the redundant bit. - 特許庁

検出部４は、リング発振部３が備える複数のインバータ出力に出現するビット列ＲＯＳＣ[２：０]を並列入力し、当該ビット列内で同じビットパターンＢＰが出現する周期により、第２電圧供給線２２の電圧（ＶＳＳＶ）が安定化したことを検出する。例文帳に追加

The detection part 4 inputs in parallel a bit string ROSC[2:0] appearing in the plurality of inverters included in the ring oscillation part 3 and detects stabilization in the voltage (VSSV) of the second voltage feeder 22 by an appearance period of the same bit pattern BP in the bit string. - 特許庁

画像圧縮部４は、連続階調ビットマップ画像データに圧縮処理を行なう際に、画素属性情報データに基づいて、連続階調ビットマップ画像データを非可逆圧縮用ビットマップ画像データ、可逆圧縮用インデックス画像データ、可逆圧縮用ビットマップ画像データに分離する。例文帳に追加

When compressing continuous tone bit map image data, an image compression section 4 segments the continuous tone bit map image data into; bit map image data for lossy compression; index image data for lossless compression; and bit map image data for lossless compression, on the basis of pixel identification information data. - 特許庁

半導体記憶装置は、ワード線１と、ワード線１と交差するように配置されたビット線２と、ワード線１とビット線２との各交差部に配置された絶縁膜３と、ワード線１の間及びビット線２の間を埋め込む層間絶縁膜と、ビット線１に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材４とを備える。例文帳に追加

The semiconductor memory device includes word lines 1, bit lines 2 arranged so as to intersect with the word lines 1, an insulating film 3 arranged at each of intersections of the word lines 1 and the bit lines 2, an interlayer dielectric filling between the word lines 1 and between the bit lines 2, and a resistance varying material 4 connected to the bit lines 1 and shifted between a low resistance state and a high resistance state. - 特許庁

動作クロックに同期してシグマデルタ変換部１から１ビットずつ出力されるビット列をシフトレジスタ３で動作クロックの数周期分遅延して保持し、加算部４がシフトレジスタ３の保持するビットデータとシグマデルタ変換部１からのビットデータを加算して出力信号ＳＵＭを出力する。例文帳に追加

A bit column to be outputted by every bit from a sigma/delta converter 1 synchronously with an operating clock is held to be delayed several cycles of an operating clock by a shift register 3, and bit data held by the shift register 3 are added to bit data from the sigma/delta converter 1 by an adding part 4, and an output signal SUM is outputted. - 特許庁

終段セレクタは、１段前のビット出力と、シリアル出力バッファレジスタ４からのパラレルデータの終段対応ビット信号と、シリアル入力シフトレジスタ２の初段のビット出力とを入力し、テスト信号に対応してシリアル入力シフトレジスタ２の初段ビットの出力を選択する。例文帳に追加

The final-stage selector inputs a bit output one stage before, the final-stage corresponding bit signal of parallel data from a serial output buffer resistor 4, and the first-stage bit output of a serial input shift resistor 2, and selects the output of the first-stage bit output of the serial input shift resistor 2 in conformation to a test signal. - 特許庁

メモリを構成する１ビットは、複数個のメモリセル１〜４で構成され、該メモリセルは、メインのメモリのメモリセルと同一の構造を有し、隣接するビットの隣接ビット線のいずれか一方のビット線８は、読み出し時において常時非選択となる不揮発性半導体記憶装置が、メインのメモリと共に同一のプロセスにより１チィップ上に作製されて構成される。例文帳に追加

One bit constituting a memory is constituted of a plurality of memory cells 1 to 4, the memory cell has the same structure as a memory cell of the main memory, the memory cell for management of the nonvolatile semiconductor memory apparatus in which either of bit lines 8 out of adjacent bit lines is always not selected in reading is manufactured on one chip by the same process with the main memory. - 特許庁

MPEG-2は,インタレース画像を毎秒4百万ビット以上の伝送速度でコーディングするために設計された．例文帳に追加

MPEG-2 was designed to code interlaced images at transmission rates above 4 million bits per second.  - コンピューター用語辞典

４ビットシフトレジスタ１１４は、圧縮したデータ（ＭＩＳＲ出力１１３）を４データ分まとめて出力する。例文帳に追加

A 4 bits shift register 114 outputs compressed data (MISR output 113), outputting all collected 4 data. - 特許庁

品質モニタ装置6は、モニタ波長選択スイッチ4により選択された光信号における品質監視ビットをモニタする。例文帳に追加

A quality monitor 6 monitors a quality monitoring bit in the optical signal selected by the monitor wavelength selection switch 4. - 特許庁

アドレス設定回路４は、ＰＢＲＯＭ用アドレスバスＬ６の上位４ビットに音色情報を設定する。例文帳に追加

The address setting circuit 4 sets tone color information to high-order 4 bits of an address bus L6 for a PBROM. - 特許庁

その後、重量ロックに移行した際には、競合ビットはクリアされ（４）、可能であれば、（４）は（１）に移行する。例文帳に追加

After that, the competitive bit is cleared when the lock is transferred to heavy weight lock 4 and the processing of 4 is transferred to 1, if possible. - 特許庁

フィルビットに基づき、メモリ４の無効データセクタに対応するメモリ２００のデータをセクタ単位でメモリ４に書き込む。例文帳に追加

Based on the fill bit, the data of the memory 200 corresponding to the invalid data sector of the memory 4 is written in the memory 4 by a sector unit. - 特許庁

「探索ユニットの仕組み」のStep 4で指定された平文ベクトルのビット位置すべてにゼロが入る（第二章参照）例文帳に追加

a Zero is found in any bit position of plain text vector as specified in step 4 of Search Unit Operation (see Chapter 2)  - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

ビット線ＢＬ０がセンスアンプ４で設定した所定のプリチャージレベルに達すると、ビット線電位検知回路７よりプリチャージ完了信号が出力される。例文帳に追加

When a bit line BL0 reaches a predetermined precharge level set by a sense amplifier 4, a precharge complete signal is output from the circuit 7. - 特許庁

バス側入出力切替部８は、メモリ２側からビット変換器４及びバスＢＵＳを介して供給された４値の電圧信号をビット展開部７に供給する。例文帳に追加

The bus side input/ output switching part 8 supplies the quaternary voltage signal supplied from the side of a memory 2 through a bus converter 4 and the bus BUS to a bit expanding part 7. - 特許庁

コントロールゲート電極４ａを形成する時に、ビット線コンタクト領域２０の上及びその両側のビット線拡散層２の上にまたがるように導電膜４を残存させる。例文帳に追加

When the control gate electrodes 4a are formed, the conductive film 4 is left over the bit line contact region 20 and the bit line diffusion layers 2 on both sides thereof. - 特許庁