「4ビット」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

ワード線電圧は、ワード線トランジスタ１２がビットセル４をビット線８に弱く結合する中間レベルまで最初に増加する。例文帳に追加

The word line voltage is increased first to such an intermediate level that a word line transistor 12 weakly combines the bit cell 4 to a bit line 8. - 特許庁

アドレス供給部２から出力されるアドレスの上位ビットをＬＵＴ４に供給し、下位ビットを演算部６に供給する。例文帳に追加

Upper-order bits of the address being outputted from an address supplying section 2 are supplied to the LUT 4 and lower-order bits are supplied to a computing section 6. - 特許庁

センサ１が、検出した加速度の値を示すＧデータ４１と共に、そのＧデータ４１の最上位の４ビットから成るビット列４２を送信する。例文帳に追加

A sensor 1 transmits G data 41 indicating the value of acceleration detected and a bit string 42 composed of the highest 4 bit of the G data 41. - 特許庁

この発明の光ディスクにおいては、副情報のビット列を４ビット単位（１６進数）で区切り、ウオブルの周波数変調によって記録する。例文帳に追加

In this optical disk, the bit string of sub-information is divided by the unit of 4 bits (hexadecimal number) and recorded by the frequency modulation of wobble. - 特許庁

そして、ミラー化部（ＮＯＴ回路）４により、データ生成部３によるデータをビット反転し、そのビット反転データ／＃ＦＳＴＬＮを、別のＲＡＭ５に書込む。例文帳に追加

A mirroring part (NOT circuit) 4 inverts the bits of data generated by the generation part 3 and writes the bit-inverted data/#FSTLN in the other RAM 5. - 特許庁

変換部７は、再生信号処理部４からの１ビットデジタル信号Ｄ_1をマルチビットデジタル信号Ｄ_Mに変換するとともに減衰する。例文帳に追加

A converting part 7 converts a one-bit digital signal D1 from a reproducing signal processing part 4 into a multi-bit digital signal DM and attenuates it. - 特許庁

ＬＵＴ４は、上位ビット対応の圧縮階調データＡと（上位ビット＋１）対応の圧縮階調データＢとを出力する。例文帳に追加

The LUT 4 outputs compressed gradation data A corresponding to the upper-order bits and compressed gradation data B corresponding to (upper-order bits +1). - 特許庁

情報ビット値算出部４は、原画像と参照画像との関係に基づく０または１の情報ビットを算出する。例文帳に追加

An information bit value calculation part 4 calculates information bit of 0 or 1 based on the relation between an original image and a reference image. - 特許庁

即ち、（１、１）１の最初の「１」を単位ビットの「１、０」４に変換し、（０、０）の最初の「０」を単位ビットの「０、１」５に変換する。例文帳に追加

In other words, a first (1) of the (1, 1) 1 is converted to unit bits (1, 0) 4 and a first (0) of the (0, 0) 2 is converted o unit bits (0, 1) 5. - 特許庁

負電位供給回路３、４は、第１ビット線ＢＴに接続され、第１ビット線ＢＴに負電位を印加する。例文帳に追加

The negative potential applying circuits 3 and 4 are connected to the first bit line BT and applies a negative potential to the first bit line BT. - 特許庁

装置規模を大きくすることなく、ＭＰＥＧ２ビットストリーム及びＭＰＥＧ４ビットストリーム等の異なる画像圧縮情報を生成する。例文帳に追加

To generate different image compression information different in an MPEG 2 bit stream and an MPEG 4 bit stream or the like without increasing the scale of the apparatus. - 特許庁

階調変換部１０３は、５ビットデータＵ’の上位４ビットを出力画素データとして出力する。例文帳に追加

A gray scale converting section 103 outputs the most significant 4 bit of the 5 bit data U' as output pixel data. - 特許庁

階調データの下位ビットを切り捨てた圧縮階調データをＬＵＴ４に入力される上位ビットでアクセス可能に記憶する。例文帳に追加

Compressed gradation data, in which lower-order bits of gradation data are cut off, are stored in an LUT 4 so as to be made accessible with upper-order bits to be inputted. - 特許庁

シールドビット１は、掘進機のカッタ面板３に取付けられ、ビット本体４の掘削刃チップ６により、被掘削物２が掘削される。例文帳に追加

This shield bit 1 is attached to a cutter face plate 3 of an excavator, and an object 2 to be excavated is excavated by means of an excavating blade tip 6 of a bit body 4. - 特許庁

１６ビット／３２ビットの命令リードに応じて、プログラムカウンタ（ＰＣ）のインクリメント値を（＋２／＋４）切替える。例文帳に追加

An increment value of a program counter PC is changed over between +2 and +4 according to the instruction read of the 16 bits/32 bits. - 特許庁

例えば、図１０に示すＶＨＬ４の番号０のビットデータから、下方向へＹＨＨ５の番号０のビットデータ…と順に削除してゆく。例文帳に追加

For example, the bit data is sequentially deleted from the bit data of No.0 of VHL 4 shown in Fig. 10 to the bit data of No.0 of YHH5 in the lower direction. - 特許庁

逆に、メモリ６からの３２ビットデータをリードし、並列のメモリ４には１６ビットデータでライトする。例文帳に追加

On the contrary, the system reads data in 32-bit data from the memory 6 and writes data in 16-bit data in the parallel memories 4. - 特許庁

一方、入力ビットストリームをＧＯＰ構造解析器４に入力し、ここでビットストリームの持つＧＯＰ構造を解析する。例文帳に追加

The input bit stream is inputted to a GOP structure analyzer 4, and the GOP structure having the bit stream is analyzed. - 特許庁

また、ビット線３，４は、読み出し時のビット線に印加される電圧（電流）変化を判定するセンスアンプに接続されている。例文帳に追加

Also, the bit lines 3, 4 are connected to a sense amplifier discriminating variation of voltage (current) applied to the bit lines at read-out. - 特許庁

また、暗号ビットストリーム生成部４は、各フレームカウンタに基づいて暗号ビットストリームを生成する。例文帳に追加

An encryption bit stream generating section 4 generates an encryption bit stream based on each frame counter. - 特許庁

カッタビット２は、破砕刃チップ７を備えたビット頭部４に対して、小形断面をもつシャンク部５が一体化される。例文帳に追加

The cutter bits 2 integrates a shank 5 that has a small cross section for a bit head 4 provided with a crusher bits tip 7. - 特許庁

リングビット１０と外管４０との間に係止部４を介在し、リングビット１０によって外管４０を牽引するようにした。例文帳に追加

Then, an engaging portion 4 is interposed between the ring bit 10 and the outer pipe 40, whereby the outer pipe 40 is towed by the ring bit 10. - 特許庁

各接続線６００にはビット線ＢＬが接続され、１ブロック領域２１４には４本のビット線ＢＬ０〜ＢＬ４が設けられる。例文帳に追加

A bit line BL is connected to each connection line 600, and 4 bit lines BL0-BL3 are provided in the 1 block region 214. - 特許庁

１６ビット／３２ビットの命令リードに応じて、プログラムカウンタ（ＰＣ）のインクリメント値を（＋２／＋４）切替える。例文帳に追加

The increment value of a program counter (PC) is switched by (+2/+4) according to the instruction read of 16 bits/32 bits. - 特許庁

下位２つの階調ビットＢ０，Ｂ１のデータは、表示データビットの機能を持ったデータとして、メモリ領域２０，２１に格納する。例文帳に追加

Data of lower 2 gradation bits B3, B2 among the 4 gradation bits B0 to B3 are stored respectively in memory areas 20, 21 as data having respectively the function of a control bit. - 特許庁

ホストノード２が、データライン１にて高速ビットレートノード４，５および低速ビットレートノード３，６に接続されている。例文帳に追加

A host node 2 is connected through a data line 1 to high-speed bit rate nodes 4 and 5 and low-speed bit rate nodes 3 and 6. - 特許庁

５個のメモリセル１６１ａには、階層２、階層３の画像データの夫々４ビット、１ビットを記憶する。例文帳に追加

Respective 4 bits and 1 bit of picture data of the hierarchy 2 and the hierarchy 3 are stored in the memory cells 161a of 5 pieces. - 特許庁

さらに、Ｙデコーダ１とビット線３，４との間に切断素子であるビット線切断トランジスタ１７，１８が設けられている。例文帳に追加

Further, bit line cut-off transistors 17, 18 being a cut-off element are provided between the Y decoder 1 and the bit lines 3, 4. - 特許庁

磁性体からなる工具ビット６を抜き差し自在に挿入可能なビット挿入孔部４を形成する。例文帳に追加

A bit insertion hole part 4 is formed for telescopically inserting the tool bit 6 made of a magnetic body. - 特許庁

この再生信号が再生処理部３に供給されてビットストリームが取り出され、このビットストリームがデコーダ回路４に供給される。例文帳に追加

This reproduced signal is fed to a reproduction processing section 3, from which a bit stream is extracted and fed to a decoder circuit 4. - 特許庁

２ビットプレデコード方式の場合、アドレス比較回路５４はプレデコード信号ＰＲＡの４ビットと欠陥プレデコード信号ＰＤＲＡの４ビットとをそれぞれ比較することにより、行アドレス信号ＲＡと欠陥行アドレス信号ＤＲＡとを２ビットまとめて比較する。例文帳に追加

In a 2-bit predecoding system, the address comparison circuit 54 compares 4 bits of the defective predecoding signal PDRA with the 4 bits of the predecoding signal PRA, respectively, and collectively compares a row address signal RA with the defective row address signal DRA in a batch of the 2 bits. - 特許庁

「１６＋パリティ５ビット」のビット列には、一般に用いられている従来型ＥＣＣ回路４を適用し、「４＋パリティ３ビット」×３のビット列には、誤り訂正と訂正後の処理であるデコードとを共用化し経由段数を減らした誤り訂正・デコーダ１４を適用する。例文帳に追加

A conventional type ECC circuit 4 which is generally used is applied to the bit string of "16+parity 5 bits", and an error correction/decoder 14 in which the number of passing stages is reduced is applied to the bit string of "4+parity 3 bits"×3 by sharing error correction and decoding as post-correction processing. - 特許庁

再生信号の品質に応じて、最尤復号ビット系列b_v、ビタビ復号過程における仮復号ビット系列b_vi、等化器４出力を２値化して得られるビット系列b_by、等化器４入力を２値化して得られるビット系列b_buのいずれかを選択器１４５で選択する。例文帳に追加

According to the quality of a reproducing signal, one of a maximum likelihood decoded bit string b_v, a temporary decoded bit string b_vi in a viterbi decoding process, a bit string b_by obtained by binarizing the output of an equalizer 4, and a bit string b_bu obtained by binarizing the input of the equalizer 4 is selected by a selector 145. - 特許庁

インバータ２０の接地端子２０４はビットスイッチ４のトランジスタＴＮ３経由でビット線ＢＬＴに接続され、インバータ２２の接地端子２２４はビットスイッチ４のトランジスタＴＮ４経由でビット線ＢＬＣに接続される。例文帳に追加

A ground terminal 204 of the inverter 20 is connected to a bit line BLT through a transistor TN3 of a bit switch 4 and a ground terminal 224 of the inverter 22 is connected to a bit line BLC through a transistor TN4 of the bit switch 4. - 特許庁

一シリーズのビットの情報を４ビット毎に１セットの情報に区画し、交換器とバッファがこの４ビットを４つのブロック形式に形成される保存空間に配置しかつ乱し、各ビットの位置の配列組み合わせが前記の行為によって複数の変化を生じる。例文帳に追加

A series of bit information is divided into sets of information of 4 bits each, and an exchanger and a buffer arrange these 4 bits in a storage space formed in four blocks forms and disturb them, and cause plural variations in the positional arrangement and combination of each bit. - 特許庁

圧縮回路５にて多値の画像データの可逆的圧縮を行う前に、多値の画像データのビット列を所定数の画素データ毎に同じビット位のビットを順次並べる作業を各ビット位に対して順次行うことにより得られるビット列に並べ換えるビット列並べ換え回路４を設ける。例文帳に追加

The data compressor is provided with a bit stream rearrangement circuit 4 that rearranges a bit stream of multi-value image data into a bit stream obtained by applying sequential bit arrangement of bits of the same bit position by each of a prescribed number of pixel data to each bit position before reversible compression of the multi-value image data by a compression circuit 5. - 特許庁

ＥＣＣ機能検証制御回路４は、１ビット誤りを発生させたビット位置と、ＥＣＣ回路１０が二つのセレクタ６，７の出力から１ビット誤りを検出したビット位置とを比較し、また、１ビット誤りを発生させる前のデータ値とＥＣＣ回路１０が１ビット誤りを訂正した後のデータ値を比較することにより、ＥＣＣ回路１０の機能を検証する。例文帳に追加

An ECC function verification control circuit 4 verifies the function of an ECC circuit 10 by comparing a bit position where the one-bit error occurs with a bit position where the circuit 10 detects the one-bit error from outputs of the two selectors 6 and 7 and also comparing a data value before the one-bit error occurs with a data value after the circuit 10 corrects the one-bit error. - 特許庁

32 ビットの仮想アドレス空間は, 4 GB までのメモリーをアドレス指定できる《1 G＝2３０》例文帳に追加

The 32-bit virtual address space enables addressing up to 4 GB of memory.  - 研究社 英和コンピューター用語辞典

これらのステータスビットをテストするためのマクロがヘッダファイルで定義されている。 4例文帳に追加

The header file defines macros for testing these status bits: 4  - JM

ｎビット（ｎは正の整数）の乗数シフトレジスタ４はｎビットの乗数を保持しクロック信号に同期してＬＳＢへ１ビットづつシフトする。例文帳に追加

An n-bit (n: positive integer) multiplier shift register 4 holds an n-bit multiplier and shifts it to the LSB, bit by bit synchronously with a clock signal. - 特許庁

データ入力回路４は、ＢＩＳＴサブ回路１からの代表１ビットデータ１３からメモり２Ａ等の１語当りのビット数だけのテストビットデータ１６，１７を生成しメモり２Ａ等に書き込む。例文帳に追加

The data input circuit 4 generates test bit data 16, 17 by the bit number per one word of the memory 2A from respresentative one bit data 13 from the BIST sub-circuit 1 to be written in the memory 2A. - 特許庁

半導体メモリ２のコントロール回路２２は、第１アドレス情報を上位４ビット、第２アドレス情報を下位６ビットとして１０ビットのアドレスを生成し、メモリアレイ２１に出力する。例文帳に追加

A control circuit 22 of the semiconductor memory 2 generates a 10 bit address with the first address information as a high order 4 bit and the second address information as a low order 6 bit, and outputs it to a memory array 21. - 特許庁

１ビット信号再生装置では、ΔΣ変調１ビット信号生成回路１からの１ビット信号をローパスフィルタからなるＤ／Ａ変換フィルタ４でアナログ出力に変換して再生する。例文帳に追加

For this one-bit signal reproducing device, the one-bit signal from a ΔΣ modulated one-bit signal generating circuit 1 is converted to an analog output and reproduced by a D/A converting filter 4 composed of the LPF. - 特許庁

ビット逆順変換部４は、階調アップカウンタ１から出力されるカウンタ値Ｋのビット順列を逆順列にビット変換し、変換後のカウンタ値ＫＫをコンパレータ３に出力する。例文帳に追加

A bit reverse order converting section 4 converts the bits of a counter value K outputted from the gradation up counter 1 in reverse order and outputs a converted counter value KK to a comparator 3. - 特許庁

４つの階調ビットＢ０〜Ｂ３のうち、上位２つの階調ビットＢ３，Ｂ２のデータは、それぞれ制御ビットの機能を持ったデータとして、メモリ領域２３，２２に格納する。例文帳に追加

Data of upper 2 gradation bits B3, B2 among the 4 gradation bits B0 to B3 are stored respectively in memory areas 23, 22 as data having respectively the function of a control bit. - 特許庁