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Weblio 辞書 > 英和辞典・和英辞典 > 4ビットに関連した英語例文

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4ビットの部分一致の例文一覧と使い方

該当件数 : 900



例文

R−2R抵抗ラダー型DA変換器21は、基準電圧Vrefを、下位ビットD[4:0]及びセグメント型DA変換器11からの電流信号に応じて昇圧又は降圧することにより出力電圧Voutを変化させる。例文帳に追加

The R-2R resistor ladder type DA converter 21 changes the output voltage Vout by boosting or stepping down a reference voltage Vref according to a lower bit D[4:0] and the current signal from the segment type DA converter 11. - 特許庁

この回路5は、正常/異常を示すチェックビットを当該データ対応に半導体記憶素子2に格納すると共に、ECC生成回路4は、該データに誤り検出符号を付加せずに該データを半導体記憶素子2のディスク領域に格納するようにした。例文帳に追加

This circuit 5 stores a check bit showing normality/abnormality in the semiconductor memory cell 2 corresponding to the relevant data and an ECC generating circuit 4 stores these data in the disk region of the semiconductor memory cell 2 without adding the error detecting code to these data. - 特許庁

本発明に係る工具ホルダ(1)及び装着端部(8)は,コアドリルビット(2)に軸線方向に保持力を及ぼすための自由回転可能な中空のねじ付きフランジ(3)と,同軸的なガイド手段(4)と,トルク伝達手段(5)とを具える。例文帳に追加

This tool holder 1 and the installation end part 8 have a freely rotatable hollow threaded flange 3 for exerting holding power in the axial direction on the core frill bit 2, a coaxial guide means 4 and a torque transmission means 5. - 特許庁

読出回路(4)のセンスアンプに対し、電源電圧として、内部電圧発生回路(6)から内部電源電圧VCCよりも高い昇圧電圧Vbsを供給し、また内部データ線(DB)を介してのビット線プリチャージ電流は、内部電源電圧から供給する。例文帳に追加

A boost voltage Vbs as the power supply voltage higher than the internal power supply voltage VCC is supplied to a sense amplifier of a readout circuit (4) from an internal voltage generation circuit (6), and a bit line precharge current via the internal data line (DB) is supplied from the internal power supply voltage. - 特許庁

例文

また、不良個所の特定を行う場合には予めデータの復号を行うプログラムをコンピュータ上で用意しておき、そのプログラムを用いてデータを暗号化前の状態に復号することによりROM4のどのビットが不良かを解析できる。例文帳に追加

Also, when a defective place is specified, a program performing decoding of data is provided previously in a computer, it can be analyzed which bit of the ROM 4 is defective by decoding the data to a state before ciphering using the program. - 特許庁


例文

中間値計算回路4は、解予測回路3で予測された部分解を用いた所定の演算により、中間値を示す数値を生成し、中間値に対して符号拡張により拡張符号ビットを付加した数値をレジスタに格納する。例文帳に追加

An intermediate value calculation circuit 4 generates a numerical value showing an intermediate value by a predetermined calculation using the partial solutions predicted by the solution prediction circuit 3, and stores a value obtained by appending an extended sign bit to the intermediate value by sign extension in the register. - 特許庁

リモートIO子局の出力ワードラッチ回路4にラッチされる入出力データは、入出力回路についてのラインアドレスと、入出力モードを指定するコマンドと、複数ビット構成の入出力データとを有する。例文帳に追加

Input/output data to be latched by an output word latch circuit 4 of a remote I/O slave station, includes: a line address for an input/output circuit; a command to designate an input/output mode; and multi-bit input/output data. - 特許庁

エンコード及びデコードは、パルスデータとPD番号を対応させるテーブルを参照して行い、ひとつのPD番号を4ビットで表した場合、テーブルには最大16種類のパルスデータを格納することができ、通信データ量を1/8に圧縮することができる。例文帳に追加

The encoding and decoding are performed referring a table in which the pulse data and the PD number correspond, if a PD number is expressed by 4 bits, the table can contain 16 kinds of the pulse data at maximum, and compress the communication data amount to 1/8. - 特許庁

移動局4は通信回線6aにより測定可情報パケットを受信し、受信回線を周辺の通信エリア2bに対応する通信回線6bに切り替え、受信信号強度やビット誤り率等の回線品質を測定する。例文帳に追加

A mobile station 4 receives the measurable information packets through a communication line 6a, switches a receiving line to a communication line 6b corresponding to a peripheral communication area 2b and measures the line quality, e.g. strength of receiving signal and bit error rate. - 特許庁

例文

選択ビット線に複数のセンスアンプ(3,4)を設け、このセンスアンプに対しメモリセルを流れる電流に対応する残存電流(Irmn)とこのメモリセルのしきい値電圧の基準となる基準電流Irefとを供給しこれらの電流をセンスする。例文帳に追加

A plurality of sense amplifiers (3, 4) are provided at a selection bit line, a remaining current (Irmn) corresponding to a current flowing in a memory cell and a reference current Iref being reference of threshold voltage of this memory cell are supplied to this sense amplifiers, and the current (Irmn) and the current Iref are sensed. - 特許庁

例文

同期系クロックに基づき受信データを保持するF/F2とF/F3の論理値出力を比較器4にて比較し、不一致となったタイミングで同一論理継続回数監視部7が回数テーブル6を参照してカウンタ5の出力していた計数値からビット幅を検出する。例文帳に追加

Logical value outputs of F/F2 and F/F3 holding received data on the basis of the synchronous system clock are compared with each other by a comparator 4 and an identical logical continuation frequency monitoring part 7 detects the bit width from the counted value outputted by the counter 5 by referring to the frequency table 6 at a timing when the logical outputs are mismatched. - 特許庁

また今回のテストで論理比較器4で一致が検出されると前回のテストで不良解析メモリ7に記憶させた信号に今回のテストで検出された一致検出信号を加えて、これらの信号を多ビットメモリに記憶させる制御回路6を設ける。例文帳に追加

Also, when coincidence is detected by the logical comparator 4 in a test of the present time, an uncoincidence detected signal detected in a test of the present time is added to a signal stored in the defect analyzing memory 7 in a test of the previous time, these signals are stored in a multi- bit memory. - 特許庁

電動工具1は、作業者に対して報知を行うための報知手段8と、ビット10の回転駆動を行う駆動手段4の駆動量制御を行うと共に、報知手段8における報知処理制御を行う制御手段9とを有している。例文帳に追加

This power tool 1 has informing means 8 for informing a worker, and control means 9 for controlling a driving volume of drive means 4 rotary driving a bit 10 and controlling inform-processing of the informing means 8. - 特許庁

所定時間内に返信メッセージを示すビット列を受信した場合は、通信制御部3は、制御情報記憶部4に記憶されているフラグの値を“1”にし、確認メッセージを送信した通信レートの値が有効であることを設定する。例文帳に追加

When a bit stream to indicate the reply message is received within the specified period of time, the communication control unit 3 sets a value of a flag stored in a control information storage part 4 to "1" and establishes that the value of the communication rate at which the confirmation message has been sent is valid. - 特許庁

行(列)アドレス活性化制御部5(4)は解読された開始行(列)アドレス信号と終了行(列)信号とに対して論理演算を行うことにより,クリア対象の行(列)ライン対応のビットが論理1の行(列)信号を生成する。例文帳に追加

A row (column) address activation control section 5 (4) generates a row (column) signal of logic 1 by bits corresponding to row (column) lines to be cleared by performing logic operation for a decoded start row (column) address signal and a decoded finish row (column) address signal. - 特許庁

この消去動作後の消去ベリファイ時に、行選択回路3は、選択された所定のワード線WLに3V印加し、列選択回路4は、選択された所定のビット線BLのソース側に1V、ドレイン側に0Vを印加する。例文帳に追加

At an erasure verify time after the erasure operation, the row select circuit 3 applies 3 V to selected predetermined word lines WL and, the column select circuit 4 applies 1 V to the source side of the selected predetermined bit lines BL and 0 V to the drain side. - 特許庁

このとき、入力されたコンフィギュレーションビットストリームはコンフィギュレーションチェーン6を通過する過程で値が変化するので、アレイ状に配列されたPE4の中で目的のPEに達する時点でどのような値になるかについて設計者以外は知り得ない。例文帳に追加

At this time, since the value of input configuration bit stream is changed in the process of passing the configuration chain 6, no one but a designer can know what value is going to be obtained, when reaching a destination PE in the arrayed PE 4. - 特許庁

発生ビット量補正部5は、ストリームバッファ4から出力されるストリームデータの蓄積量41と蓄積量中心値の差分に応じた量でパラメータ21を増減し、その結果を補正パラメータ51として圧縮符号化部1に出力する。例文帳に追加

A generated bit amount correction unit 5 increases or decreases the parameter 21 by an amount according, to a difference between an accumulation amount 41 of stream data outputted from a stream buffer 4 and the central value of the accumulation amount and outputs the result to the compressing/encoding unit 1, as a correction parameter 51. - 特許庁

同期調整選択部5は、時分割でチャネル1〜nから同期調整対象チャネルを順次選択してデコード・表示制御部4へ通知し、入力されるビットストリームデータA1−1〜nからその選択した同期調整対象チャネルのSCRとPTSを検出して出力する。例文帳に追加

A synchronization adjustment selection section 5 sequentially selects a synchronization adjustment object channel in time division from channels 1-n, informs a decode display control section 4 about the result of selection, detects an outputs an SCR and a PTS of the selected synchronization adjustment object channel from received bit stream data A1-1 to A1-n. - 特許庁

光位相制御を用いずに多重光信号間の光干渉を防ぐことができる光パルス発生器と、光時分割多重光変調器及び電子デバイスの4倍以上のビットレートの光信号を発生する光変調器を実現する。例文帳に追加

To realize an optical pulse generator which prevents optical interference between multiplexed optical signals without using optical phase control and an optical modulator which generates an optical signal of which the bit rate is four or more times as high as that of light time division multiplexing optical modulator and an electronic device. - 特許庁

一方、受信者情報取得手段4は受信者22よりデータの受信を通知する受信者情報を受け取り、データ出力手段2は受信者情報から受信者数を認識して、受信者数に応じた最適なビットレート割り当てに変更してデータを出力する。例文帳に追加

On the other hand, a recipient information acquisition means 4 receives recipient information informing of data reception from recipients 22, and the data output means 2 recognizes the number of the recipients from the recipient information, changes the assignment of the bit rate into an optimum bit rate in response to the number of the recipients and outputs the data. - 特許庁

そのため、ねじ頭ガイド6の横断面外形状が略三角形状となっていることにより、吸引スリーブ4内に3条のエア吸引路が形成され、ねじ2の頭部をねじ頭ガイド6で押えながらこのねじ2をドライバビット3の先端に吸着することができる。例文帳に追加

As the external cross-sectional shape of the screw head guide 6 is the substantially triangular form, three air suction passages are formed inside the suction sleeve 4, allowing the device to suck a screw 2 at the distal end of the driver bit 3 while pressing the head portion of the screw 2 with the screw head guide 6. - 特許庁

また、再生時には、平面光をコア層3の端面から入射することで、ある1つの記録層4の層内の記録領域から散乱光が出射され、出射される散乱光を撮像することで、二次元でビット単位での情報の再生を行う。例文帳に追加

When reproduction is performed, scattered light is emitted from a recording region in the layer of one recording layer 4 by making plane light incident from an end surface of the core layer 3 and reproduction of information in two-dimensional bit units is performed by imaging the emitted scattered light. - 特許庁

光ディスク3への読み出し指示に対してこの情報30を参照し、ビットマップに基づき読み出し指示されたデータがキャッシュされていると判断したら、光ディスク3の代わりにHDD4からキャッシュされたデータを読み出す。例文帳に追加

When a reading instruction to the optical disk 3 is outputted, the information 30 is referred to, and when the cache of the data whose reading is instructed is judged on the basis of the bit map, the cached data are read out from the HDD 4 instead of the optical disk 3. - 特許庁

相転移現象を利用した光記録媒体において、溝を形成した基板1上に、第1の保護層2、記録層、第2の保護層4、反射放熱層5をこの順序で積層した構成とし、溝部の記録層において、記録ビット情報の記録あるいは消去を行なう。例文帳に追加

In the optical recording medium utilizing a phase transition phenomenon and constituted of a first protective layer 2, a recording layer, a second protective layer 4 and a reflective heat dissipation layer 5 layered in this order on a substrate 1 having grooves formed thereon, recording or erasure of recording pit information is performed at the recording layer of the groove part. - 特許庁

データ処理部4は、シフトされたデータの変化点に基づくヒストグラム上で計数値が最大値を示すビットの位置を変化点とし、この変化点から次の変化点までの略中央にデータの取得位置が来るべくシフト量を算出する。例文帳に追加

A data processing part 4 determines a bit position showing the maximum value of the counted values on the histogram based on a change point of the shifted data as the change point and calculates a shift amount so that a data acquisition position can be located at the substantially center position from the change point to the next change point. - 特許庁

消去時、ブロック選択回路6により選択されたブロック5において、行選択回路3は、すべてのワード線WLに10V印加し、列選択回路4は、すべてのビット線BLに−8Vを印加し、メモリセルMのウェル1に−8V印加する。例文帳に追加

In a block 5 selected by a block select circuit 6 at an erasure time, a row select circuit 3 applies 10 V to all word lines WL, and a column select circuit 4 applies -8 V to all bit lines BL and -8 V to a well 1 of a memory cell M. - 特許庁

法面Nに格子状に配筋された鉄筋3の交叉部4を固定する法面Nに打設された固定用部材5に、ガイド治具Dを固定する工程と、このガイド治具Dでビット6をガイドすることによりアンカーAを打設する工程とを有する。例文帳に追加

The slope reinforcing method has a process for fixing a guide fixture D to fixing members 5 driven into the slope N fixing cross sections 4 of reinforcing bars 3 arranged on the slope N in a lattice-like state and a process for driving the anchor A by guiding a bit 6 with the guide fixture D. - 特許庁

R,G,Bの各色毎に階調データ(デジタルデータ)を出力する3つの出力ポート4、6、8を備えた検査対象機器を検査する際には、各出力ポートで同一ビットのデータを出力する3つの出力端子毎に出力電圧を合成し、その合成電圧を3回測定する。例文帳に追加

When inspecting an inspection object device equipped with three output ports 4, 6, 8 for outputting gradation data (digital data) in each color of R, G, B, output voltages in each of three output terminals for outputting data of the same bit from each output port are combined, and the synthesized voltage is measured in three times. - 特許庁

そして、決定した圧縮方法に従って、各パラメーターのパラメーター値を表すビット列を削減して圧縮パラメーター値を算出し、各パラメーター値の圧縮方法の識別情報とともに、圧縮長期予測エフェメリスとして携帯型電話機4に提供する。例文帳に追加

Then, a compression parameter value is calculated, by reducing bit trains indicating parameter values of the respective parameters, according to the determined compression method, and is provided to a portable telephone 4 as a compression long-term predictive ephemeris, along with identification information of the method of compressing each parameter value. - 特許庁

打撃工具用アタッチメント1は、本体軸2の前方部に、他のビットが差し込み装着可能な前装着部3を備える一方、本体軸2の後方部に、インパクトレンチのアンビルに装着可能な後装着部4を備えてなる。例文帳に追加

In an impact tool attachment 1, a front attachment portion 3 to which other bit is insertedly attached is disposed at a front section of a body shaft 2, and a rear attachment portion 4 attachable to an anvil of an impact wrench is disposed at a rear section of the body shaft 2. - 特許庁

交換機からASCIIコードで送られる発信者番号は、まずバッファへ書き込まれ(S3)、そのバッファへ書き込まれた発信者番号を構成する各番号は、先頭の1バイトのデータから順に下位4ビットのデータが取り出される(S4,S6,S11)。例文帳に追加

A transmitter's number transmitted by an ASCII code from an exchange is first written in a buffer (S3) and, regarding each number composing the transmitter's number written in the buffer, data of low-order 4 bits are taken out from leading data of 1 bit in turn (S4, S6 and S11). - 特許庁

本発明は、エアシリンダ3に第1ステー4を介してツールテーブル5を連結し、このツールテーブル5に、被組付部品であるねじに係合してこれをワークに組付けるドライバビット10を駆動するツール本体8を設置する。例文帳に追加

A tool table 5 is connected to an air cylinder 3 via a first stay 4, and this tool table 5 is provided with a tool main body 8 for driving a driver bit 10 engaged with a screw as a component to be assembled to assemble the same to a work. - 特許庁

入力信号を差分器2、デルタシグマ変調部3、パルス増幅器4、帰還回路FCからなるデルタシグマ変調回路に通すことによりデルタシグマ変調して1ビットの量子化出力信号S3を生成し、量子化出力信号S3をパルス増幅する。例文帳に追加

This 1-bit digital amplifying device generates a 1-bit quantization output signal S3 by imposing digital sigma modulation by passing an input signal through a digital sigma modulating circuit composed of a differentiator 2, a digital sigma modulation part 3, a pulse amplifier 4, and a feedback circuit FC and imposes pulse amplification on the quantized output signal S3. - 特許庁

また、占有量Bm が第1の閾値BTH1 と第2の閾値BTH2 との間にある場合、ビットバッファ2からIピクチャまたはPピクチャが読み出されると当該ピクチャはデコードコア回路4へ転送され、Bピクチャが読み出されると当該ピクチャはスキップされる。例文帳に追加

In the case that the occupied amount Bm is between the 1st threshold BTH1 and a 2nd threshold BTH2, when an I or P image is read from the bit buffer 2, the image is transferred to the decode core circuit 4 and when a B image is read, the image is skipped. - 特許庁

メモリ制御部101にはHD映像信号を分周して得られたSD映像と同様の同期信号、SD映像信号に基づく同期信号が供給され、それぞれの同期信号に基づいてメモリ102よりOSDデータ(1画素4ビット)を読み出す。例文帳に追加

The synchronizing signal similar to an SD video obtained by frequency dividing the HD video signal and the synchronizing signal based on the SD video signal are supplied to a memory controller 101 and the OSD data (one pixel 4 bits) are read out of a memory 102 based on the respective synchronizing signals. - 特許庁

符号化機能検査時には、CPU4は、誤り訂正回路12により検査ビットの付加されたデータをEEPROM2よりも書き込み速度の速いメモリ3に対して書き込ませ、誤り訂正回路12を機能させない状態で読み出し照合することにより検査を行う。例文帳に追加

During encoding function inspection, a CPU 4 writes data having an inspection bit added thereto by an error correction circuit 12 into the memory 3 of a writing speed higher than that of an EEPROM 2, and performs inspection by reading and collating without operating the error correction circuit 12. - 特許庁

ロータリーハンマまたはチゼルハンマのためのツールホルダ1で、両端で閉じた少なくとも1つの軸方向グルーブ4を有する形に作られた、ドリルビットまたはチゼルのシャンク30を受承する開口部10’を備えた本体10を有する。例文帳に追加

This tool holder 1, for a rotary hammer or a chisel hammer, has a main unit 10 provided with an opening part 10' formed into a shape having at least one axial groove 4 closing both ends to receive a shank 30 of a drill bit or a chisel. - 特許庁

MPEG4などで複数個のオブジェクトのビットストリームを復号化し、復号化された各オブジェクト画像を合成し、表示する場合において、各オブジェクト画像の画素アスペクト比がそれぞれ異なっていても見た目に違和感なく表示させることを可能にする。例文帳に追加

To display an object image without a sense of incongruity in observation even when pixel aspect ratios of objects differ in the case that bit streams of a plurality of objects are decoded by a method such as the MPEG 4, the decoded object images are synthesized and displayed. - 特許庁

タイプ制御部32は、上位4ビット(D9〜D6)への変換が実行される際のAD変換回路12のタイプを、比較器にアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力するタイプとする。例文帳に追加

The type control section 32 makes the type of the AD conversion circuit 12 when conversion to higher-order 4 bits (D9 to D6) is executed, be a type wherein either of an analog signal and a reference voltage is selectively given to a comparator via a capacitor. - 特許庁

プロトコル処理部3はネットワーク側ポート#1処理部4及びネットワーク側ポート#2処理部5から入力されるリンク障害検出結果及び4ビットの切替え制御情報と、さらに終端情報とに関するユーザ設定の3種類の入力情報を基に処理を実施する。例文帳に追加

A protocol processing part 3 executes processing on the basis of three sorts of input information set by a user and concerned with link fault detection results, four-bit switching control information and terminal information which are inputted from a network side port #1 processing part 4 and a network side port #2 processing part 5. - 特許庁

したがって、2×2のタイルの組40を形成する4つのタイルのうちの2つの中に存在することが、その境界ボックス43によって分かるプリミティブ42がまた、2×2のタイルの群40のうちのタイル「1」および「3」に位置していることを示す形「0101」のタイルカバレージビットマップと関連付けられる。例文帳に追加

Accordingly, a primitive 42, which is found present by means of a border box 43, in two of four tiles that form the 2×2-tile set 40 is also related to a tile coverage bit map in a form of "0101" which shows that the primitive 42 is situated at the tiles "1" and "3" of the 2×2-tile group 40. - 特許庁

サーモメータコード変換部3、偶奇ビット切換部4によって量子化器1の発生する第1デジタル信号の出力レベルを2等分またはそれに近い整数値の出力レベルの第2、第3デジタル信号の出力レベルの和で表されるように分割する。例文帳に追加

A thermometer code conversion section 3 and an even/odd bit changeover section 4 divide the output level of a 1st digital signal generated from a quantizer 1 so as to be expressed as a sum of output levels of 2nd and 3rd digital signals which are each two halves of the output level of the 1st digital signal or integers close to them. - 特許庁

各ワード線ドライバ4の出力側のワード線20にn-chトランジスタ21のゲートが接続され、ダミービット線25に接続のレプリカトランジスタ23のゲートにn-chトランジスタ21のソースが選択用スイッチング素子22を介して接続されている。例文帳に追加

In this memory, the gate of an n-channel transistor 21 is connected to the word line of the side of an output of each word line driver 4 and the source of the n-channel transistor 21 is connected to the gate of the replica transistor 23 which is connected to a dummy bit line 25 via a switching element 22 for selection. - 特許庁

補正情報生成部S3では、このFIFO4に格納される一連の乱数データに含まれる‘1’のビットデータの数が計数され、この計数値と所定のしきい値との比較結果に基づいて、新たな補正情報S3が順次生成される。例文帳に追加

In a corrected information generation section S3, the number of bit data having the bit value of "1" contained in a series of random number data stored in the FIFO 4 is counted and, based on the result of comparison between the counted number and a prescribed threshold, new correction information S3 is successively generated. - 特許庁

ヒューズ1Aを溶断することによってメモリの不良ビットを置換するためのメモリ置換用LT出力を生成するものにおいて、ヒューズ1Aの抵抗値に応じた抵抗値判定用信号を得るAD変換器4を内蔵した。例文帳に追加

In a device generating a memory replacing LT output for replacing a defective bit of a memory by fusing a fuse 1A, the device incorporates an AD converter 4 obtaining a signal for discriminating a resistance value in accordance with a resistance value of the fuse 1A. - 特許庁

集塵装置4は、把持部10に着脱可能に取り付けられる取付基部14と、ビット3を包囲する集塵カバー20と、粉塵を集塵カバー20の外部へ排出するための排出経路部28が延伸形成された粉塵排出部24とを有している。例文帳に追加

This dust collector 4 includes: a mounting base 14 removably installed on the grasping portion 10; a dust collecting cover 20 for surrounding a bit 3; and a dust exhaust portion 24 formed with the exhaust path portion 28 for exhausting dust outside the dust collecting cover 20 in an extended manner. - 特許庁

マイクロコンピュータ202から“H”のミューティング制御信号MUTEをEX−ORゲート402に入力し、“L”の1ビット信号B2をEX−ORゲート401,402に入力すると、出力EXOR3,4が“H”となる。例文帳に追加

When a microcomputer 202 gives a muting control signal of an 'L' level to an EX-OR gate 401, and the block 101 gives the 1-bit signal of an 'L' level to EX-OR gates 401, 402, output EXORs 3, 4 go to 'H'. - 特許庁

データ信号Dの1ビットに対応して矩形波信号S2を生成し出力する矩形波信号生成部2と、矩形波信号S2のパルス幅を矩形波信号S2ごとに制御するパルス幅制御部3と、矩形波信号S2により駆動される送信アンテナ4とを備える。例文帳に追加

A wireless transmitter includes: a rectangular wave signal generating section 2 for generating and outputting a rectangular wave signal S2 in accordance with 1 bit of a data signal D; a pulse width control section 3 for controlling the pulse width of the rectangular wave signal S2 for each rectangular wave signal S2; and a transmission antenna 4 driven by the rectangular wave signal S2. - 特許庁

例文

主モータ回転数設定回路(39)によって、該回転数は、ビット寸法毎に、コンクリート部切削時、鉄筋部切削時、ソフト始動時及び切削貫通時のそれぞれの切削条件によって設定され、可変周波数インバータ(38)を介して、主モータ(4)を制御する。例文帳に追加

The number of rotation of a main motor is set according to each of cutting conditions when concrete part is cut, when a reinforcing bar is cut, when a soft start is employed and when cutting passes through for every bit dimension by a circuit 39 for setting the number of rotation of the main motor to control the main motor 4 through a variable frequency inverter 38. - 特許庁

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