「4ビット」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

また、該ケーシング２周壁の内側には潤滑液供給ホース４のカバー７が設けられており、該ケーシング２の先端内周にはインナービット６が設けられている。例文帳に追加

A cover 7 for the hose 4 is provided inside the peripheral wall of the casing 2, and an inner bit 6 is provided on the inner periphery of the leading end of the casing 2. - 特許庁

ＭＤ（ミニディスク）のＵＴＯＣのセクタ０に記録されたユースドセクタの第４ビット（ｄ４）の値が“１”のときに、ＵＴＯＣのセクタ４からタイトルデータを読み出し、該データがヌル（Null）か否かを調べる。例文帳に追加

When a value of a fourth bit (d4) of a used sector recorded on a sector 0 of a UTOC(user table of contents) of an MD(Mini Disk) is '1', the title data are read out from the sector 4 of the UTOC, and whether or not the data are null (Null) is inquired. - 特許庁

ロックエレメントは、施錠位置にあるときにドリルビットまたはチゼルのシャンクにある軸方向グルーブ４内に係合し、半径方向に外へ変位しないように支持リング１６によって支持される。例文帳に追加

The lock element, when it is placed in a lock position, is engaged with in the axial groove 4 provided in the shank of the drill bit or the chisel to be supported by a support ring 16 so as to prevent displacement outward in the radial direction. - 特許庁

受信画像信号は、制御装置５で白黒のドット印字データのビット列に伸張され印刷装置６に送られ、１ライン終了信号を記憶装置４の印刷ライン数カウンタで計数する。例文帳に追加

A controller 5 expands a received image signal into a bit stream of black/white dot print data and sends the data to a printer 6 and a print line number counter in a storage device 4 counts a one-line end signal. - 特許庁

よって、中心部の切羽を回転カッタ４を回転させて掘削することによって生じていた種々の問題（ビットの摺動半径が小さいことによる問題）は一切生じず、回転中心部の掘削性能が向上する。例文帳に追加

The excavating performance of the rotational center part is thereby improved without posing various problems (problems due to the small sliding radius of a bit) due to excavating the working face at the center part by rotating the rotary cutter 4. - 特許庁

この場合、該ケーシング２の先端外周にはオーバーカッタービット５が突出されており、該潤滑液供給ホース４はケーシング２周壁の内側に配されている。例文帳に追加

In this case, an overcutter bit 5 is protruded on the outer periphery of the leading end of the casing 2, and the hose 4 is arranged inside a peripheral wall of the case 2. - 特許庁

更に、該刃部３の平面中央部には略円錐状の先端部４を形成したプラスドライバービットとネジの組み合わせを構成する。例文帳に追加

The blade part 3 has the bottom surface formed slightly inclined from the edge towards the center and the plane central part comprising the combination of the plus driver bit and screw formed into an approximately conical tip part 4. - 特許庁

逆方向再生時には、読み出し制御回路４はストリーム構造表７を逆順に参照し、必要なフレーム列をビット列記憶メモリ３から復号器５に読み出し復号に供する。例文帳に追加

In the case of reproduction in a reverse direction, a read control circuit 4 references the stream structural table 7 in reverse sequence, allows a decoder 5 to read a require frame stream from the bit stream storage memory 3 and to decode it. - 特許庁

データ・ライン６は、ビット・ライン４が、メモリ・セル内に記憶されたデータ値を感知するために用いられている間に保持されている値にプリチャージされる。例文帳に追加

The data lines 6 are precharged to a value stored while the bit lines 4 are being used to sense data values stored in the memory cell. - 特許庁

払出制御基板１９０のＣＰＵは、最初の１バイトのコマンド中の上位４ビットが当該払出制御基板１９０を示す識別子「３」（００１１）であるかを判断する（Ｓ１２）。例文帳に追加

The CPU of a dispensing control board 190 judges whether the host 4 bits of the initial 1-bite command is an identifier '3' (0011) showing the dispensing control board 190 or not (S12). - 特許庁

分周回路３が実行する分周の分周比は、ＲＡＭ４に設けられる分周レジスタ４１において、２ビット８０を用いて設定される。例文帳に追加

The frequency dividing ratio of frequency division to be executed by the frequency divider circuit 3 is determined while using a two-bit 80 in a frequency dividing register 41 provided in a RAM 4. - 特許庁

暗号化されたコンフィギュレーションビットストリームは、コンフィギュレーションチェーン６を通過しながらアレイ状のＰＥ４に形成された各コンフィギュレーション回路２のレジスタ(図示せず)にロードされる。例文帳に追加

An encrypted configuration bit stream is loaded to a register (not shown) of each configuration circuit 2, formed into an arrayed form PE 4 along a configuration chain 6. - 特許庁

外部電源２の電源電圧ＶＤＤを降圧して出力する降圧回路６を設け、その出力電圧をビットライン制御回路３とセルプレート制御回路４に供給する。例文帳に追加

This device is provided with a step-down circuit 6 for stepping down the voltage VDD of an external power source 2 and outputting it, and the output voltage is supplied to a bit line control circuit 3 and a cell plate control circuit 4. - 特許庁

書き込みデータは、シリアル出力データ端子ＳＤＩＮからシフトレジスタ４にシリアルに設定された後、データＱ<n:0>として、不揮発性メモリセルを含むｎ個のビットセル２に書き込まれる。例文帳に追加

After write data is set to a shift register 4 in series from a serial output data terminal SDIN, the data are written into (n) pieces bit cells 2 including nonvolatile memory cells as data Q <n:0>. - 特許庁

オフセット値生成部４はビットｂ０，ｂ１の値を読み出し可能に逐次近似レジスタ２に接続され、オフセット情報格納レジスタ５の格納内容を参照することができる。例文帳に追加

An offset value generator 4 is connected to a successive approximation register 2 so that values of the bits b0 and b1 can be read out, and storage contents of the offset information storage register 5 can be referred to. - 特許庁

回転軸５，６の先端には、調整ビット３，４が装着され、調整対象物に嵌合させて回転し、電気的特性の調整を行うことができる。例文帳に追加

Adjusting bits 3 and 4 are respectively attached to the tips of the rotary shafts 5 and 6, and they are rotated as being engaged with an object to be adjusted, thus adjusting its electric characteristic. - 特許庁

出力信号の直流的なバランスをとる回路２４は、４ｂｉｔのレジスタ３１とレベル数差計算回路２７と条件判定回路２８とビット反転回路２９と加算回路３０とから構成されていてもよい。例文帳に追加

A circuit 24 that attains a direct current-like balance may comprise a register 31 of 4 bits, level number difference calculation circuit 27, condition determination circuit 28, bit inversion circuit 29 and adder circuit 30. - 特許庁

調停回路２，ＣＰＵ４、ＤＤＲメモリ６、画像処理部２１、および変換出力部３１などは、合成された３２ビット単位で画像データを取り扱う。例文帳に追加

An arbitration circuit 2, a CPU 4, a DDR memory 6, an image processing section 21, and a conversion output section 31 or the like handle the composited image data in units of 32 bits. - 特許庁

４ビットの画素値０〜１５で表現される原画像を二値のいずれかの画素値をもったハーフトーン画像に変換するために、画素値０〜１４がほぼ均一の頻度で出現するディザマスク１４を用意する。例文帳に追加

In order to convert an original image represented by pixel values 0 to 15 of 4 bits to a halftone image having pixel values of any one of two values, a dither mask 14 having pixel values 0 to 14 appearing at a uniform frequency is prepared. - 特許庁

スイッチング用のトランジスタＴＲは、その第１のソース・ドレイン領域１１がストレージノード電極層４に接続され、第２のソース・ドレイン領域１２がビット線２３に接続されている。例文帳に追加

In a transistor TR for a switching, first source/drain regions 11 are connected to the storage node electrode layers 4, and a second source/drain region 12 is connected to a bit line 23. - 特許庁

本体ハウジング２の前方下面には、本体ハウジング２に穿設された窓１０を介して、チャック４に装着されたドライバビット等の先端部分を照明するＬＥＤランプ８が設けられている。例文帳に追加

An LED lamp 8 for illuminating a tip part of a screwdriver bit or the like mounted to a chuck 4 through a window 10 bored in a body housing 2 is installed on the front undersurface of a body housing 2. - 特許庁

４：４：４形式の７２０Ｐ信号を形成するディジタルデータについて、ＨＤ−ＳＤＩに準拠した１系統のビットシリアルデータを形成して、それを伝送すべく送出することにより、効率の良いシリアル伝送を行えるものとする。例文帳に追加

To perform efficient serial transmission by forming one-system bit serial data conforming to an HD-SDI and sending the bit serial data for transmission with respect to digital data that forms 720P signal of a 4:4:4 format. - 特許庁

ここで、基準信号発生回路４は、１２ビットカウンタ４１とその出力を変換するルックアップテーブル４２とを有し、前記駆動信号の時間長を管理するための基準信号を与える場合、前記基準信号に非直線性を持たせて与えている。例文帳に追加

At this time, a reference signal generating circuit 4 has a 12-bit counter 41 and a look-up table 42 converting the output of the counter and when the circuit 4 applies a reference signal for managing time lengths of the driving signals to the driver device 5, the circuit 4 makes the reference signal have the nonlinearity. - 特許庁

そして、係数適応制御器８にて、上記ビット系列ｂ、上記遅延調整された等化器４出力y_d、及び上記遅延調整された等化器４入力u_dに基づいて、最尤復号時の誤差が極小化するように等化器４で用いられるタップ係数を更新するようにした。例文帳に追加

Then, at a coefficient adaptive controller 8, based on the delay-adjusted output yd of the equalizer 4 and the delay-adjusted input u_d of the equalizer 4, a tap coefficient used by the equalizer 4 is updated to minimize an error at the time of maximum likelihood decoding. - 特許庁

スイッチ１０は、ローカルデータライン４が、同期メモリアクセスにあたり同時に必要とされる他のローカルデータライン４に対して相対的に出力増幅器６から離れるほどローカルデータライン４におけるビットの最大伝播時間が短くなるように配置されている。例文帳に追加

A switch 10 is arranged so that the further a local data line 4 is relatively apart from an output amplifier 6, the shorter the maximum transmission time of a bit in the local data line 4 is for the other local data line 4 simultaneously required for synchronous memory access. - 特許庁

そして、制御回路６は、Ａ／Ｄ変換部２Ａ〜２Ｄにより得られたデジタル値を信号処理回路４に出力させ、信号処理回路４は、各デジタル値を加算して、元のデジタル値よりもビット数の大きいデジタル値を算出する。例文帳に追加

A control circuit 6 makes a signal processing circuit 4 output digital values obtained by A/D conversion parts 2A to 2D, and the signal processing circuit 4 adds respective digital values to calculate the digital values having the larger number of bits than former digital values. - 特許庁

さらに、内側鋼管４の内周面に設けた粉砕ビット（内部粉砕手段）で内側鋼管４内部に取り込んだ土塊を粉砕することで、コア状の土塊を細かくしてスクリュー３Ｂによる排土が容易になり、さらに掘削作業を高速化することができる。例文帳に追加

The excavation work can be further sped up by easily removing the earth by the screw 3B by fining a core-like earth mass, by crushing the earth mass taken inside the inside steel pipe 4 by a crushing bit (an inside crushing means) arranged on an inner peripheral surface of the inside steel pipe 4. - 特許庁

ティースビット１は、耐摩耗性に優れた超硬材チップ４を先端に備えた状態で、台金となる鋳造用金属５（例えば、鋳鋼）を鋳込むことによって形成されており、超硬材チップ４の鋳造用金属５との接触面には凸部６が設けられている。例文帳に追加

A teeth bit 1 is formed by casting casting metal 5 (for example, casting steel) being base metal in a state of having on the tip a cemented carbide material tip 4 excellent in abrasion resistance, and a projecting part 6 is arranged on a contact surface with the casting metal 5 of the cemented carbide material tip 4. - 特許庁

自機内で印刷処理できない場合は、ネットワークインターフェース９を介してサーバ４に当該データファイルを送り、サーバ４にデータ処理を実行させて、印刷用の展開データ（例えば、ビットマップイメージ、或いはページ記述言語）を取得する。例文帳に追加

When the data file can not be printed out in the device 2 itself, the device 2 sends the data file to the server 4 through the interface 9, allows the server 4 to execute data processing and acquires development data for printing (e.g. a bit map image or a page description language). - 特許庁

ビット列変換に使用する換字テーブル３０５を用いて暗号処理を行う暗号プログラム３Ａがキャッシュ４を有するコンピュータに実装された暗号装置において、暗号処理に先立って換字テーブル３０５をキャッシュ４にプリロードする手段３１１を備える。例文帳に追加

The encryption device in which an encryption program 3A for performing an encryption processing by using a transformation table 305 used for bit string transformation is mounted on a computer provided with a cache 4 is provided with a means 311 for preloading the transformation table 305 to the cache 4 prior to the encryption processing. - 特許庁

すなわち、ＬＡＮ５上の他の記録再生装置２、３、４…ｎは、０ｘ０１：ＨＤＤ、０ｘ０２：ＤＶＤ、０ｘ０４：ＨＤＤ２、０ｘ０８：記憶装置＃４といったビットを組み合わせた情報を外部記憶装置の種別を示す情報として、記録再生装置１に対して返信する。例文帳に追加

Namely, other recording/reproducing devices 2, 3, 4 to n on the the LAN 5 return information combining bits such as 0x01: HDD, 0x02:DVD, 0x04:HDD2, 0x08: a storage device #4 to the recording/reproducing device 1 as information indicating the types of external storage devices. - 特許庁

係合部材２、２の後退位置のツールホルダ１外周に薄板バネ４を配置し、係合部材２、２が径方向に変位した後、薄板バネ４の復元力により係合部材２、２がビット２０の溝２０ａに係合する。例文帳に追加

A thin plate spring 4 is disposed in the outer periphery of the tool holder 1 in the retreated positions of the engaging members 2 and 2, and after the displacement of the engaging members 2 and 2 in the diameter direction, the engaging members 2 and 2 are engaged with the pit groove by the restoring force of the thin plate spring 4. - 特許庁

オービットロール３２，マニホールド５４及び前輪３，３，後輪４，４の操舵用の前電磁バルブ３３，後電磁バルブ３６をハンドルポスト８部にまとめて配置したので、油圧の接続構成が簡素化されて、コストの低減を図ることができる。例文帳に追加

Since the orbit roll 32, the manifold 54, and the front solenoid valve 33 and the rear solenoid valve 36 for steering front wheels 3 and 3 and rear wheels 4 and 4 are all disposed at the part of the steering wheel post part 8, thereby constitution of hydraulic connection is simplified to reduce cost. - 特許庁

フレーム同期がとれるまでは間欠受信により４ビット程度の１，０の繰り返しを検出することによりプリアンブル検出と判断し連続受信に切り換えてＳＣ信号を検出する（第１検出動作）ことでフレーム同期をとる。例文帳に追加

A synchronizing code detection circuit 41 in a synchronous circuit 4 built in the selective call receiver executes the 1st detecting operation in an initial state, and after detecting a preamble by detecting the repeat of '1' and '0' about 4 bits by intermittent reception, is switched to continuous reception to detect a synchronizing code word(SC) signal. - 特許庁

また、回線品質検出部４は、電界強度が所定の強度以下、かつ、ビットエラー率が所定のエラー率以上になったときに、自機の回線品質が劣化したと認識して回線品質情報のフラグをオンにする。例文帳に追加

Further, the channel quality detection section 4 recognizes that the channel quality of its own mobile phone is deteriorated when the electric field strength is a prescribed strength or below and a bit error rate reaches a prescribed error rate or over and the channel quality detection section 4 sets a flag of the channel quality information. - 特許庁

また、Ａ／Ｄコンバータ4のデジタル出力を高分解能対応回路56にフィードバックし、Ａ／Ｄコンバータ4へのアナログ入力電圧に応じてAVRLまたはAVRHを変化させてそれらの差をそれまでの半分にし、再度Ａ／Ｄ変換をおこなうことを繰り返して上位ビットの値を得る。例文帳に追加

By repeating that A/D conversion is again performed, a value of high order bits is obtained. - 特許庁

ＡＤＣテスト回路内でＡＤＣ４のテストを行って、テスト結果を比較部５から１ビットのＦｌａｇ信号として出力するため、ＡＤＣテストを目的として、ＡＤＣ４の変換出力信号をすべてＡＤＣテスト回路の外部に出力しなくて済む。例文帳に追加

Since a test of the ADC 4 is performed within the ADC test circuit and a test result is output from the comparator 5 as a 1-bit Flag signal, none of conversion output signals of the ADC 4 is required to be output to the outside of the ADC test circuit for the ADC test. - 特許庁

半導体基板１上にアクセストランジスタ２、ビット線６、第１の層間絶縁膜４を形成した後、第１の層間絶縁膜４の所定の領域に設けられたコンタクト穴にアクセストランジスタ２と強誘電体キャパシタ９とを電気的に接続するためのプラグ８を形成する。例文帳に追加

After an access transistor 2, a bit line 6 and a first interlayer insulating film 4 are formed on a semiconductor substrate 1, a plug 8 for electrically connecting the access transistor 2 and a ferroelectric capacitor 9 is formed in a contact hole provided in a predetermined region in the first interlayer insulating film 4. - 特許庁

１フレーム分或いは１フィールド分の映像信号を表示部４への出力前に一時的に保存するためのフレームメモリ３として、入力される映像信号のビット数及び表示部４の表示セル数に依存するメモリ容量のフレームメモリ３を備える。例文帳に追加

The circuit is equipped with the frame memory 3 of a memory capacity depending on the number of bits of the inputted video signal and the number of display cells of the display element 4 as the frame memory 3 for temporarily saving the video signals for one frame component or one field component before outputting the same to the display element 4. - 特許庁

サロゲートコード位置《ユニコードにおける D800-DFFF のコード位置; 16 ビットで表わせる範囲外の文字を UTF-16 で表わすのに用いられる; D800-DBFF の部分 1024 個 を上位サロゲート, DC00-DFFF の部分 1024 個 を下位サロゲートといい, 上位サロゲートに下位サロゲートを続けた 4 バイトの組み合わせで約 100 万の文字を表現できる》例文帳に追加

a surrogate code point  - 研究社 英和コンピューター用語辞典

このプリアンプの出力信号をラッチ回路（４）によりラッチするアナログ／デジタル変換回路において、このプリアンプの増幅期間またはラッチ回路のプリアンプ出力ラッチ期間の一方を、下位ビット（比較ステップ１０から１２）において長くする。例文帳に追加

In the analog/digital conversion circuit for latching an output signal of the preamplifier by a latch circuit 4, either an amplification period of the preamplifier or a preamplifier output latching period of the latch circuit is extended in lower bits (comparison steps 10-12). - 特許庁

このデータシフト信号１２０を元に、直列並列変換回路３による通信データ４のサンプリング間隔をビット毎に切替えて、動作クロック１１０の整数倍より細かなサンプリング間隔を設定し最大ボーレートを向上する。例文帳に追加

A serial parallel conversion circuit 3 changes a sampling interval of communication data 4 for each bit on the basis of the data shift signal 120 to set a sampling interval in more details than an integer multiple of an operating clock 110 thereby enhancing a maximum baud rate. - 特許庁

さらに、電流検出回路は、１ビット電圧よりも小さい補正電圧を出力する補正電圧回路８と、この補正電圧をセンサー回路４から出力されるアナログ信号に加算または減算する電圧シフト回路９を備える。例文帳に追加

Further, the detection circuit is equipped with a correction voltage circuit 8 for outputting a correction voltage lower than a one-bit voltage and a voltage shift circuit 9 for adding the correction voltage to or subtracting it from the analog signal outputted from the sensor circuit 4. - 特許庁

符号化方式判定手段４は、自己相関計算手段２で計算された自己相関値と、記憶手段３に予め記憶されているモデルパターンとの類似度に基づいて、符号化ビットストリーム１００の符号化方式を判定し、符号化方式判定結果２００を出力する。例文帳に追加

An encoding system discrimination means 4 discriminates an encoding system of the encoded bit stream 100 on the basis of similarities between the autocorrelation value calculated by the autocorrelation calculation means 2 and model patterns preliminarily stored in a storage means and outputs an encoding system discrimination result 200. - 特許庁

エンコーダ４、５にて圧縮された音声／映像データをバッファメモリ１１で一旦蓄積し、その後、光ディスク１３に記録する際、ＭＰＵ１４の制御に基づきバッファメモリ１１内のデータ蓄積量の増減に応じてエンコーダ４、５でのデータ圧縮のビットレイトを変化させる。例文帳に追加

In this case, an MPU 14 controls variations in a bit rate for compressing the data by the encoders 4, 5 depending on increase/decrease in the data storage amount in the buffer memory 11. - 特許庁