「Address Bus」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The CPU and the memory are connected together through an address bus 13, the data bus 14, a read signal wire 15 and a write signal wire 16.例文帳に追加

ＣＰＵ１１とメモリ１２とは、アドレスバス１３、データバス１４、リード信号線１５及びライト信号線１６によって接続されている。 - 特許庁

The multi-bus 31 is used as a common data bus corresponding to animation data (RGB data), address data, write data, write mask data, and read data.例文帳に追加

マルチバス３１は、動画データ（ＲＧＢデータ）、アドレスデータ、ライトデータ、ライトマスクデータ、及びリードデータに対応する共用データバスとして使用される。 - 特許庁

To provide a mechanism, with a small circuit volume, for blocking an access to an illegal address from a bus master device connecting to a system bus of a processor.例文帳に追加

プロセッサのシステムバスに接続するバスマスタデバイスからの、不正アドレスへのアクセスを遮断する機構を、少ない回路量で実現する。 - 特許庁

An address-setting section 5 sequentially permits each of devices 100, 101 and 102 to output data to a data bus A2, on the basis of a data output state to the data bus A2 shared in common an outputs and designated address to the data bus A1.例文帳に追加

アドレス設定部５は共有されるデータバスＡ２へのデータ出力状態に基づいて、各装置１００、１０１、１０２に対して順次、データバスＡ２へのデータ出力許可として、アドレスバスＡ１へ指定アドレスを出力する。 - 特許庁

Processing in the DMAC in the case of performing the DMA transfer by the low speed bus can also be shifted to the bus bridge by storing the number of transfer words and a transfer address signal in the bus bridge and controlling the transfer of the address.例文帳に追加

また、バスブリッジに転送ワード数および転送アドレス信号を格納してアドレスの転送を制御することにより、低速バスでＤＭＡ転送の際のＤＭＡＣにおける処理をバスブリッジに移行させることができる。 - 特許庁

In data transfer to the address destination having the different endian, the burst transfer in the access destination can be achieved by aligning a transfer start address with the transfer bus width and adjusting a transfer size according to the transfer bus width and a transfer address.例文帳に追加

エンディアンの異なるアクセス先へデータ転送する際には、転送開始アドレスを転送バス幅でアライメントし、転送サイズを転送バス幅と転送アドレスに応じて調整することで、アクセス先でのバースト転送を可能とする。 - 特許庁

According to this, the address bit position of the memory failure resulted from the address bus can be specified from the data finally calculated.例文帳に追加

これらを行うことにより最終的に計算されたデータからアドレスバスに起因するメモリ不良のアドレスビット位置が特定できる。 - 特許庁

A control signal converting part 56 is provided between an address decoder 50 and a bus switch 54 and an nCE-nCS switching circuit 57 is provided inside the address decoder 50.例文帳に追加

アドレスデコーダ50とバススイッチ54との間に制御信号変換部56を設け、アドレスデコーダ50内にｎＣＥ−ｎＣＳ切替回路57を備える。 - 特許庁

An address decode circuit 61 receives an access address signal issued from a bus master and outputs a data block the access of which is requested.例文帳に追加

アドレスデコード回路６１は、バスマスタから発行されるアクセスアドレス信号を受信して、アクセス要求のあるデータブロックを出力する。 - 特許庁

To provide a serial communication terminal capable of acquiring an address without the need for provision of an exclusive bus.例文帳に追加

専用バスを設けなくともアドレスを取得できるシリアル通信端末装置を提供する。 - 特許庁

At this time, when the read address is not matched to the data, a memory failure by the data bus is determined.例文帳に追加

このときに読み込みアドレスとデータが一致しなければデータバスによるメモリ不良と判定する。 - 特許庁

To secure an access sequence even when the address of access from a bus master changes by access.例文帳に追加

バスマスタがアクセスするアドレスがアクセスごとに変化してもアクセス順序が保証できるようにする。 - 特許庁

Thereby, a specific peripheral device can designate the address through the information bus 40.例文帳に追加

それにより、情報バス４０を介して、特定の周辺装置をアドレス指定できるようになる。 - 特許庁

A bus control section 8 identifies an access bit width of the slave for access based on an address map.例文帳に追加

バス制御部８は、アドレスマップに基づいて、アクセス対象のスレーブのアクセスビット幅を特定する。 - 特許庁

ENCODING DEVICE AND ENCODING METHOD FOR ADAPTIVE ADDRESS BUS FOR LOW POWER DEEP SUB-MICRON DESIGN例文帳に追加

低電力ディープ・サブミクロン設計向け適応型アドレスバスのエンコーディング装置とエンコーディング方法 - 特許庁

The multiprocessor system 1 includes an address conversion unit 35 connected to the plurality of processors through a bus.例文帳に追加

マルチプロセッサシステム１は、複数のプロセッサとバスを介して接続されたアドレス変換部３５を有する。 - 特許庁

An emulation circuit 20 is connected by an information processor 10 including a CPU 11, a memory 12 and an I/O device 13, an address bus 31, a data bus 32 and a control bus 33.例文帳に追加

エミュレーション回路２０は、ＣＰＵ１１、メモリ１２およびＩ／Ｏ装置１３を含む情報処理装置１０と、アドレスバス３１、データバス３２およびコントロールバス３３により接続されている。 - 特許庁

To make even a bus, for instance such as ISA bus, on which the address for a device which has been designated by the previous access is held until the next access is made, release the device quickly from the bus.例文帳に追加

例えばＩＳＡバスのように、次のアクセスがあるまでは、前のアクセスで指定されたデバイスのアドレスが保持されるバスであっても、速やかにバスからデバイスを開放するようにする。 - 特許庁

To perform detection of occurrence of an error in an address signal and specification of a fault address line during a normal operation concerning a bus system and a bus failure coping method, and to, when an address fault is occurred, perform access successively even after the address fault is occurred in a memory area which has been accessed until that time.例文帳に追加

バスシステム及びバス障害対処方法に関し、通常の運用動作中にアドレス信号の誤り発生の検出及び障害アドレス線の特定を行い、アドレス障害発生時、それまでアクセスしていたメモリ領域にアドレス障害発生後も引き続きアクセス可能とする。 - 特許庁

The register diagnostic device includes: address storages 614, 619 for retrieving and storing write data for a register from a CPU 1, and an address of read data from an address bus 2; and data storages 615, 620 for retrieving and storing the write data for the register from the CPU 1, and read data from an address bus 5.例文帳に追加

ＣＰＵ１からレジスタに対するライトデータ及びリードデータのアドレスをアドレスバス２から取り出して記憶するアドレス記憶６１４、６１９と、ＣＰＵ１からレジスタに対するライトデータ及びリードデータをデータバス５から取り出して記憶するデータ記憶６１５、６２０とを有している。 - 特許庁

To provide an electronic device for controlling increase of loads of a microcomputer and detecting failures in an address bus and a data bus with simple structure.例文帳に追加

マイクロコンピュータの負担の増加を抑え、簡素な構成でアドレスバス及びデータバスの異常を検出することができる電子装置を提供する。 - 特許庁

To provide a memory inspection device and memory inspection method for efficiently finding out a memory failure by imperfect connection of a data bus and an address bus.例文帳に追加

データバス、アドレスバスの不完全な接続によるメモリ不良の発見を効率的に行うメモリ検査装置およびメモリ検査方法を提供する。 - 特許庁

An embodiment of the configuration includes at least two blocks connected by an address bus and a data bus on which data are exchanged between the blocks.例文帳に追加

例示的な構成は、上でデータがブロック間で交換されるアドレスバスとデータバスとによって接続された少なくとも２つのブロックを含む。 - 特許庁

DATA CONVERSION CIRCUIT, BUS CONTROL UNIT USING EACH CIRCUIT, BUS SLAVE UNIT, AND WIRELESS SYSTEM, AND ADDRESS RECOGNITION TYPE SYNCHRONOUS SERIAL DATA COMMUNICATION SYSTEM例文帳に追加

データ変換回路及び各回路を用いたバス制御ユニット、バススレーブユニット、及び無線システム、並びにアドレス認識型同期シリアルデータ通信方式 - 特許庁

Further the processor model defines data to be communicated with an external bus model as a transaction, transfers information including a bus use request, an address, data transfer quantity, and read/write segment to the bus model, and when bus use permission is obtained from the bus model, collectively transfers the transaction.例文帳に追加

さらに、プロセッサモデルが外部のバスモデルと通信するデータをトランザクションとして定義し、プロセッサモデルはバス使用リクエスト、アドレス、データ転送量、リード／ライト区分を含む情報をバスモデルへ渡し、バスモデルからバス使用許可が得られるとトランザクションを一括して転送する。 - 特許庁

An address bus scramble circuit 52 uses the scramble key to scramble a logical address at which a CPU commands data writing or reading and converts the logical address into physical address at which data is actually written or read in/from a memory.例文帳に追加

アドレスバススクランブル回路５２は、スクランブル鍵を用いて、CPUによりデータの書き込みまたは読み出しが指令された論理アドレスにスクランブルをかけ、実際にメモリにデータを書き込んだり読み込んだりする物理アドレスに変換する。 - 特許庁

The bus interface unit of the microprocessor has an address conversion means converting a virtual address into a physical address and a memory read means reading contents corresponding to the physical address designated from a memory outside the microprocessor.例文帳に追加

マイクロプロセッサのバスインターフェイスユニットは、仮想アドレスを物理アドレスに変換するアドレス変換手段と、マイクロプロセッサ外部のメモリから指定された物理アドレスに対応する内容を読み出すメモリ読み出し手段とを含む。 - 特許庁

To transmit a message without operating the confirmation processing of any complicate physical address(Phy_-ID) even when address automatic allocation processing is executed at the time of executing communication by using a serial bus such as an IEEE1394 bus for automatically executing the address re-allocation processing of each communication node on a low rank layer address space each time bus reset is generated.例文帳に追加

バスリセット発生毎に下位層アドレス空間上における各通信ノードのアドレス再割付処理が自動的に実行されるＩＥＥＥ１３９４バス等のシリアルバスを使用して通信を行う場合において、アドレス自動割付処理が実行されたとしても、複雑な物理アドレス（Ｐｈｙ＿ＩＤ）の確認処理等を行うことなく、メッセージを送信可能とする。 - 特許庁

The CPU shows the register at access destination to a bus arbitration device by the virtual address, and the bus arbitration device arbitrates the use request of the bus according to the priority of the CPU shown by the virtual address and the priority unique to the other circuit which performs access to a memory.例文帳に追加

ＣＰＵは、アクセス先のレジスタを仮想アドレスによってバス調停装置に示し、バス調停装置は、仮想アドレスに示されているＣＰＵの優先度と、メモリにアクセスする他の回路固有の優先度に従って、バスの使用要求を調停する。 - 特許庁

After the encoder device is connected to a bus 8, an external controller part 9 transmits the encoder identification code 7b and an encoder address 7a to be set to the bus 8 by using an encoder address setting command 21b.例文帳に追加

エンコーダ装置をバス８に接続した後、外部コントローラ部９は、エンコーダアドレス設定コマンド２１ｂを使用して、エンコーダ識別コード７ｂと設定したいエンコーダアドレス７ａをバス８に送信する。 - 特許庁

First and second latches 21 and 31 respectively latch the addresses impressed in these phases ϕ1 and ϕ2 and output them to a ROM address bus 42 and a RAM address bus 43.例文帳に追加

第１のラッチ２１および第２のラッチ３１は各々、このフェーズΦ１およびフェーズΦ２の期間に印加されたアドレスをラッチしてＲＯＭアドレスバス４２およびＲＡＭアドレスバス４３に出力する。 - 特許庁

The pair of complementary data bus transmits continuously and alternately even-numbered address data Even and odd-numbered address data Odd read out from a memory cell array.例文帳に追加

相補データバス対は、メモリセルアレイから読出される偶数アドレスデータＥｖｅｎと奇数アドレスデータＯｄｄとを連続して交互に伝送する。 - 特許庁

To provide a semiconductor memory device capable of reducing power consumption of an address decoder when an invalid address is entered, and a bus system.例文帳に追加

無効アドレス入力時のアドレスデコーダにおける消費電力を低減することのできる半導体記憶装置及びバスシステムを提供する。 - 特許庁

A bus connection resource database read-in part 121 obtains the identifier of a resource and the kind, bit width, and address of the bus and a bus protocol library read-in part 122 obtains the signal kind, input and output directions, bit width, and timing used for the bus.例文帳に追加

バス接続リソースデータベース読み込み部１２１は、リソースの識別子、バスの種類、ビット幅、アドレスを取得し、バスプロトコルライブラリ読み込み部１２２は、バスで使用される信号種類、入出力方向、ビット幅、タイミングを取得する。 - 特許庁

Then, the FLASH reads the writing-in data on the data bus, or the sharing bus controller takes out the reading-out data on the data bus when an input of the address is determined, and when the sharing bus controller asserts a strobe signal.例文帳に追加

次いで、ＦＬＡＳＨでアドレスの入力が確定し、かつ共有バスコントローラがストローブ信号をアサートすると、ＦＬＡＳＨがデータバス上の書き込みデータを取り込むか、もしくは共有バスコントローラがデータバス上の読み出しデータを取り込む。 - 特許庁

A RAS signal, a CAS signal and the address data outputted from the bus controller of the CPU are inputted, an upper address is read from the RAS signal and a lower address is read from the CAS signal.例文帳に追加

ＣＰＵのバスコントローラから出力されるＲＡＳ信号、ＣＡＳ信号およびアドレスデータを入力とし、ＲＡＳ信号より上位アドレス、ＣＡＳ信号より下位アドレスを読み出す。 - 特許庁

The semiconductor integrated circuit is provided with an address signal storage circuit 38 capable of storing an address signal outputted from the interface circuit 19 to the time-division bus 16 so that the CPU 12 can read out the address signal.例文帳に追加

インタフェース回路１９から時分割バス１６に出力されたアドレス信号を、ＣＰＵ１２が読出し可能に保持することができるアドレス信号保持回路３８を設ける。 - 特許庁

The address of the image data is inputted from an address bus and address memories M1 to M4 provided to the respective MPUs 1 to 4 store the addresses of the image data processed by the respective MPUs.例文帳に追加

アドレスバスから画像データのアドレスが入力され、それぞれのＭＰＵ１〜４に設けられたアドレスメモリＭ１〜Ｍ４はそれぞれのＭＰＵが処理している画像データのアドレスを記憶する。 - 特許庁

A cache access control means 231 performs access to a cache memory 221 by using the access address acquired from the shared address bus 81 through a remote cache access address input means 265.例文帳に追加

キャッシュアクセス制御手段２３１は共有アドレスバス８１からリモートキャッシュアクセスアドレス入力手段２６５を介して取得したアクセスアドレスを用いて、キャッシュメモリ２２１へのアクセスを行う。 - 特許庁

Parallel/serial converted data are output from a data bus (D0), and address data and a signal for selection for selecting data corresponding to the address data by the serial interface part 203 are output from an address bus (A0) to the serial interface part 203.例文帳に追加

パラレル／シリアル変換したデータをデータバス（Ｄ０）から出力するとともに、シリアルインターフェース部２０３にてアドレスデータと該アドレスデータに対応するデータを選択するための選択用信号を、アドレスバス（Ａ０）からシリアルインターフェース部２０３に出力する。 - 特許庁

In the following time (T1), data (D0) are sent out to the data bus, and the data obtained by dividing the next data (D1) of the data (D0) into one-half are sent out to the address bus.例文帳に追加

次の時間（Ｔ１）には、データバスにデータ（Ｄ０）が送出され、アドレスバスにはデータ（Ｄ０）の次のデータ（Ｄ１）を半分に分割したものが送出される。 - 特許庁

The on-chip bus is a two-wire system serial bus constituted of an address line and a data line through which plural satellites 311-313 are connected to a central source like a daisy chain.例文帳に追加

オンチップ・バスは、複数のサテライト３１１〜３１３を、デイジーチェーンに中央ソースに接続する、アドレス・ラインとデータ・ラインとからなる２線式直列バスである。 - 特許庁

A host circuit 4 is configured to hold a potential of a bus 7 at Low potential for 1 GBT and to then send bit values of address data to the bus 7 sequentially for the unit of 1 GBT.例文帳に追加

ホスト回路４が、バス７の電位を１GBT間Low電位に保持し、その後、アドレスデータのビット値の各々を順次１GBTずつバス７に送出するようにした。 - 特許庁

To provide a semiconductor device capable of efficiently controlling function blocks via an address bus and a data bus.例文帳に追加

本発明は、アドレスバス及びデータバスを介して機能ブロックの制御を効率的に実行することが可能な半導体装置を提供することを目的とする。 - 特許庁

SUBSYSTEM FOR SETTING FREQUENCY OF CLOCK SIGNAL USED FOR INSTRUCTION AND ADDRESS BUS, AND FREQUENCY OF CLOCK SIGNAL USED FOR DATA BUS SEPARATELY FROM EACH OTHER例文帳に追加

命令及びアドレスバスに使われるクロック信号の周波数とデータバスに対して使われるクロック信号の周波数とを別々に設定するサブシステム - 特許庁