「Address Bus」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

Whether or not an input address indicates the address of its own station is determined every time the head of a first period is detected, and if it is the address of the own station, after a first delay period obtained by multiplying a first positive integer by a cycle, the address and data corresponding to the address are output to a downstream side bus.例文帳に追加

第１の期間の先頭を検出する度に、入力したアドレスが自局のアドレスであるか否かを判定し、自局のアドレスである場合に、第１の正の整数を周期に乗じた第１の遅延期間だけ遅延させて当該アドレスおよび当該アドレスに対応するデータを下流側のバスに出力する。 - 特許庁

This program executing device 1 is constituted of a processor 2, a program memory, a storage memory 4, an address decoder 6, an address bus 11, a data bus 12, a read/write signal line 22, a start signal line 32, and an signal line 41 to be accessed.例文帳に追加

本発明のプログラム実行装置１は、プロセッサ２と、プログラム用メモリと、格納用メモリ４と、アドレスデコーダ６と、アドレスバス１１と、データバス１２と、リード／ライト信号線２２と、起動信号線３２と、アクセス対象信号線４１とで構成されている。 - 特許庁

A bus mediation part 9 mediates a bus request and an access request from respective controllers 7, 8 and 10 and converts a logical address for access to the frame memory 4 provided from the respective controllers to a real address for improving the cache hit rate.例文帳に追加

バス調停部９は、各コントローラ７、８、１０からバス要求、アクセス要求を調停するとともに、各コントローラから提供されるフレーメモリ４へのアクセスのための論理アドレスをキャッシュヒット率が向上するような実アドレスに変換する。 - 特許庁

The bus information analysis part 2 decides a read data value as storage contents at the specific time point of an address when bus access is read to the memory, and sets the address written with the data as an indefinite area when write to the memory.例文帳に追加

バス情報解析部２は、バスアクセスがメモリへのＲｅａｄならば読み出されたデータ値を当該アドレスの特定時点での記憶内容として確定し、メモリへのＷｒｉｔｅならばデータが書き込まれたアドレスを不定領域とする。 - 特許庁

The memory communicates with other components in the system via a main command bus configured to transfer address-specific commands and a supplementary command bus configured to transfer general commands.例文帳に追加

メモリは、アドレス固有のコマンドを送るように構成されているメインコマンドバス、および一般コマンドを送るように構成されている補助コマンドバスによって、システムの他のコンポーネントと通信する。 - 特許庁

If the I2C bus freezes when the other party of communication is switched to any of the slave processors 110 and 1m0, the slave device as the factor of bus freeze is specified based on the acquired slave address.例文帳に追加

従プロセッサ１１０、１ｍ０のいずれかに切り替わったときにＩ２Ｃバスがフリーズしていた場合、取得済みスレーブアドレスに基づいてバスフリーズ原因のスレーブ装置を特定する。 - 特許庁

An exclusive image data bus VD [7:0] is used for 8 bits and an address bus ADRS [7:4] is used for remaining 4 bits as signal lines to be used for image transmission.例文帳に追加

この画像伝送に使用する信号ラインは、８ｂｉｔｓ分は専用の画像データバスＶＤ［７：０］を用い、残りの４ｂｉｔｓ分はアドレスバスのＡＤＲＳ［７：４］を利用する。 - 特許庁

To suppress the reduction of performance due to narrow bus width as much as possible without preparing a memory having excess storage capacity required only for securing the bus width and executing complicated address management.例文帳に追加

バス幅を確保するためのみに必要以上の記憶容量のメモリを持つことなく、複雑なアドレス管理を行わずに、バス幅が狭いことによる性能低下を極力抑える。 - 特許庁

An input/output instruction sent to the bus 2 is inputted as a bus input address 101 of an instruction execution device 10, and the additional information is extracted by an additional information detection device 104.例文帳に追加

入出力バス2に送出された入出力命令は、命令実行装置10のバス入力アドレス101として入力され、付加情報検出装置104により付加情報が抽出される。 - 特許庁

To provide a memory control device and method capable of executing an auto-refresh cycle and a memory cycle for SRAM in parallel by sharing an address bus and a data bus for SDRAM and SRAM.例文帳に追加

ＳＤＲＡＭおよびＳＲＡＭのアドレスバス、データバスを共通化して、オートリフレッシュサイクルと、ＳＲＡＭに対するメモリサイクルを並行して実施可能なメモリ制御装置および方法を提供する。 - 特許庁

It can also determine the failures in the address bus 73 and the data bus 74 with simple structure without installing a check device as hardware besides the microcomputer 70.例文帳に追加

また、マイクロコンピュータ７０とは別に、ハード的に構成されたチェック装置を設ける必要がなく、簡素な構成でアドレスバス７３及びデータバス７４の異常を判定することができる。 - 特許庁

A prescribed number of datum bits of data read to an internal datum bus 12 from a memory array 2 are transmitted to an internal address bus 8 through a transmitting circuit 16 and are given to a memory cell selecting circuit 10.例文帳に追加

メモリアレイ（２）から内部データバス（１２）に読出されたデータのうち所定数のデータビットを転送回路（１６）を介して内部アドレスバス（８）に転送してメモリセル選択回路（１０）へ与える。 - 特許庁

You pass it a bus/devfn pair and get a physical address for either the memory offset (for things like prep, this is 0xc0000000), the IO base for PIO cycles, or the ISA holes if any. 例文帳に追加

bus/devfn ペアをこの関数に渡し、メモリオフセット (prep のようなものでは、この値は 0xc0000000 である) とPIO サイクルの IO ベースの物理アドレスを取得する。 また、もしあるならば ISA hole の物理アドレスを取得する。 - JM

Thickness of at least one part of the bus electrode 13a on the scan side to intersect the address electrode 22 to pinch the discharging space 4 is thicker than the thickness of the bus electrode 13b on the common side.例文帳に追加

放電空間４を挟んでアドレス電極２２と交差するスキャン側バス電極１３ａの少なくとも一部の厚みが、コモン側バス電極１３ｂの厚みよりも厚い。 - 特許庁

This identification information introduces a bus address to uniquely identify each hardware component 130 on the common bus and denotes how each hardware component 130 and each component are arranged in a cell station.例文帳に追加

この識別情報は、共通バス上の各ハードウェアコンポーネントを独特に識別するバスアドレスを導き、ハードウェアコンポーネントおよびコンポーネントがセル局内でどのように配置されているかを示す。 - 特許庁

The table is shared by the plurality of bus masters, and when the address range of the access subject or each bus master is changed, the rewriting of the table may be operated.例文帳に追加

上記テーブルは、上記複数のバスマスタ間で共有されることから、アクセス主体や各バスマスタのアドレス範囲が変更された場合には、上記テーブルの書き換えを行えば良い。 - 特許庁

A processor 11, if it can access a shared memory 15 through a memory bus 17, sets an identification number of the processor 11 in an address signal line of the memory bus 17 and acquires an exclusive right of use.例文帳に追加

プロセッサ１１は、メモリバス１７を介して共有メモリ１５にアクセスできた場合、メモリバス１７のアドレス信号線にプロセッサ１１の識別番号を設定して排他使用権を獲得する。 - 特許庁

The MAC-PHY interfacing includes transmitting a PHY register address from a MAC to a PHY through a parallel data bus in an address phase, and transmitting write data from the MAC to the PHY through the parallel data bus or receiving read data output from the PHY through the parallel data bus by the MAC in a data phase.例文帳に追加

アドレスフェーズでＭＡＣが、ＰＨＹレジスタアドレスを、パラレルデータバスを介してＰＨＹに伝送する段階と、データフェーズでＭＡＣが、ライトデータを、パラレルデータバスを介してＰＨＹに伝送するか、またはＭＡＣが、ＰＨＹから出力されたリードデータを、パラレルデータバスを介して受信する段階と、を含むＭＡＣ−ＰＨＹインターフェース方法。 - 特許庁

The network system comprises a plurality of connectors 12a-12c connected to a common serial bus 11, and a plurality of equipments 13a-13c which are, having an intrinsic network address respectively, connected to the common serial bus 11 through the connectors 12a-12c, and provide/receive the data whose network address is specified from the common serial bus 11.例文帳に追加

ネットワークシステムは、共通シリアルバス１１に接続された複数のコネクタ１２ａ〜１２ｃと、これらコネクタ１２ａ〜１２ｃを介して共通シリアルバス１１に接続され、それぞれが固有のネットワークアドレスを有し、共通シリアルバス１１との間でネットワークアドレスを特定したデータの授受を行う複数の機器１３ａ〜１３ｃとを備える。 - 特許庁

This memory control IC 10 judges to which of the ROM 30 and RAM 40 an access is made on the basis of a system address received from a CPU 30, generates the address to access and outputs it to the shared address bus 50.例文帳に追加

メモリ制御用ＩＣ１０は、ＣＰＵ２０から受け付けるシステムアドレスに基づいて、ＲＯＭ３０およびＲＡＭ４０のいずれにアクセスするかを判断し、アクセスすべきアドレスを生成して共通アドレスバス５０に出力する。 - 特許庁

A shared global address bus allows memory blocks to broadcast address information to each other, and allows unused address inputs to be reused for broadcasting information such as block selection information or shared column information.例文帳に追加

共通グローバルアドレスバスにより、メモリブロックがアドレス情報を互いに送信することができ、使用されないアドレス入力を、ブロック選択情報又は共通の列情報等の情報を送信するために再び用いることができる。 - 特許庁

A bus slave 20a is provided with an access control circuit 22 for generating an access invalid signal AI when it is determined that an address signal ADD is an invalid address based on upper addresses A16 to A19 of the address signal AD.例文帳に追加

バススレーブ２０ａは、アドレス信号ＡＤＤの上位アドレスＡ１６〜Ａ１９に基づいて、アドレス信号ＡＤＤが無効アドレスであると判断した場合に、アクセス無効信号ＡＩを生成するアクセス制御回路２２を備える。 - 特許庁

When the address signal is outputted to an address bus 64 for accessing the same address A in dual port RAM 10 on a CCP 60-side, the comparison/judgement part 63 detects matching and a wait signal WA is outputted.例文帳に追加

この時点で、ＣＣＰ６０側でデュアルポートＲＡＭ１０の同じＡ番地にアクセスしようとしてアドレスバス６４にアドレス信号を出力すると、比較判定部６３で一致が検出されてウエイト信号ＷＡが出力される。 - 特許庁

Data are transferred by shift operation so that any one of bus bridges 80 of two directions, which approaches the address of the transmitted destination unit 300, is selected on the basis of the address of the transmitting source unit 200 and the address of the transmitted destination unit 300.例文帳に追加

データの転送は、送信元のユニット２００のアドレスと送信先のユニット３００のアドレスに基づき、該送信先のアドレス３００に近づく２方向のいずれかのバスブリッジ８０が選択されようにして、シフト動作により行う。 - 特許庁

A signal generation part 12 detects a stage in which a CPU 2 reads an interruption vector number from an interruption controller 3 according to an address AD on an address bus 6 to generate an address of a ROM 4 accessed by the CPU 2 next according to the interruption vector number outputted to a data bus 7 during the detected stage.例文帳に追加

信号生成部１２は、アドレスバス６上のアドレスＡＤに基づいて、ＣＰＵ２が割込コントローラ３から割込ベクタ番号を読み出すステージを検出し、そのステージ中にデータバス７に出力される割込ベクタ番号に基づいてＣＰＵ２が次にアクセスするＲＯＭ４のアドレスを生成する。 - 特許庁

When a CPU 11 for the current operational system writes data on a memory 12 for the current operational system via a bus 13, an intersystem data transmission buffer 3 monitors a write address and the data passing through the bus 13, and the address and the data are captured by the buffer 3 after the address required to be sent to a standby computer 2 is decoded.例文帳に追加

現用系ＣＰＵ１１がバス１３を介して現用系メモリ１２にデータを書き込むとき系間データ送信バッファ３は、バス１３を通過する書き込みアドレスおよびデータを監視し、予備系計算機２へ送信する必要があるアドレスをデコードするとそのアドレスおよびデータをバッファ３に取り込む。 - 特許庁

When an address specified by an inputted address bus coincides with a key address which is not operated in a specific state is previously known or a key address which is operated in a specific state is previously known, the security function is made to the set state.例文帳に追加

入力されるアドレスバスによって特定されるアドレスが、特定の状況において操作されないことが予め判明している鍵アドレス、または特定の状況において操作されることが予め判明している鍵アドレスと一致していると、セキュリティ機能が設定状態とされる。 - 特許庁

A peripheral chip module 30 is provided with a display data RAM 31 to be accessed by being designated by the address in the prescribed address range and a data transfer interface 33 which is connected via a bus 37 with the RAM 31 for address-designating the RAM 31 by the address transferred from the outside and performing access to the RAM 31.例文帳に追加

周辺チップモジュール３０は、所定アドレス範囲のアドレスで指定されてアクセスされる表示データＲＡＭ３１と、ＲＡＭ３１とバス３７で接続され外部から転送されてきたアドレスでＲＡＭ３１をアドレス指定してＲＡＭ３１をアクセスするデータ転送インタフェース３３とを有する。 - 特許庁

In operation processing of an image accumulation control part which a digital copying machine has, a data bus switching bit is set to 1 (S502) after setting an erase starting point address, an end point address of an erase starting point address register, an erase end point address register (S501), and data on a register for substitute data is selected.例文帳に追加

ディジタル複写機が備える画像蓄積制御部の動作処理では、消去始点アドレスレジスタ、消去終点アドレスレジスタの消去始点アドレス、終点アドレスを設定（Ｓ５０１）した後、データパス切り替えビットを１に設定（Ｓ５０２）し、置き換えデータ用レジスタのデータを選択する。 - 特許庁

An access address comparator (106) generates a first event occurrence signal in the case of coincidence between the internal address value of an internal address bus and a set address value, and a program counter comparator (105) generates a second event occurrence signal in the case of coincidence between the count value of a program counter and a set program counter value.例文帳に追加

アクセスアドレス比較器（１０６）は内部アドレスバスの内部アドレス値と設定アドレス値とが一致するときに第１イベント発生信号を生成し、プログラムカウンタ比較器（１０５）はプログラムカウンタのカウント値と設定されたプログラムカウンタ値とが一致するときに第２イベント発生信号を生成する。 - 特許庁

Thus, the address outputted to the memory controller 200 and the address outputted from the memory controller 200 to the buffer memory 400 are monitored so that it is possible to detect the error of the address in the memory interface bus without incorporating any address in the data stored in the buffer memory 400.例文帳に追加

このように、メモリコントローラ２００に出力されるアドレスと、メモリコントローラ２００からバッファメモリ４００に出力されるアドレスとを監視することにより、バッファメモリ４００に格納されるデータ中にアドレスを組み込まなくても、メモリインタフェースバスでのアドレスのエラーを検出できる。 - 特許庁

To provide a duplicate address detecting method by which a slave or master can recognize the occurrence of duplicate address of a node, even in a field bus system employing a multi-drop wiring configuration.例文帳に追加

マルチドロップの配線形態をとっているフィールドバスシステムであっても、ノードの二重アドレスが発生していることをスレーブやマスタ側で認識できる二重アドレス検知方法を提供すること - 特許庁

Request writing parts 7-1 to 7-n write data transfer requests of bus masters 2-1 to 2-n in a queue part 8 based on a writable address notified by a writing address management part 5.例文帳に追加

要求書き込み部７−１〜７−ｎは、書き込みアドレス管理部５から通知された書き込み可能アドレスに基づき、バスマスタ２−１〜２−ｎのデータ転送要求をキュー部８に書き込む。 - 特許庁

Each active-system processing device compares the address information taken from the interruption control bus 108 with the address of its own processing device, and, in the case of agreement, the active- system processing device executes evacuation operation.例文帳に追加

各現用系処理装置は、遮断用制御バス１０８から取り込んだアドレス情報と自処理装置のアドレスと比較し一致したときその現用系処理装置が退避動作を行う。 - 特許庁

Data pre-fetched 2 bits from a memory array and transmitted to an amplifier circuit 154 by a data bus is ordered in accordance with the least significant bit of a column address being a start address externally given.例文帳に追加

メモリアレイから２ビットプリフェッチされデータバスによって増幅回路１５４に伝達されたデータは外部から与えられるスタートアドレスであるコラムアドレスの最下位ビットに応じて順序づけされる。 - 特許庁

A bus I/F (Interface) 16 refers to the SDRAM address allocation register 18 and the buffer SRAM address allocation register 17, and stores data read from the SDRAM 5 into the buffer SRAM 15.例文帳に追加

バスＩ／Ｆ１６は、ＳＤＲＡＭアドレス割付けレジスタ１８およびバッファＳＲＡＭアドレス割付けレジスタ１７を参照してＳＤＲＡＭ５から読み出したデータをバッファＳＲＡＭ１５に格納する。 - 特許庁

When address information, in which a hardware(HW) resource number is embedded, is received from a channel device 4 through a channel bus 3, an input/output processor 1 holds it in a channel address register 5.例文帳に追加

入出力処理装置１は、チャネル装置４からＨＷ資源番号が埋め込まれたアドレス情報をチャネルバス３を経由して受け取ると、チャネルアドレスレジスタ５に保持する。 - 特許庁

When the address signal coincides with contents held by the register 12, the instruction code of the address is outputted to the bus 5 not from a main storage device 2 but from the register 15.例文帳に追加

そして、アドレス信号がアドレスレジスタ１２の保持内容に一致すると、主記憶装置２ではなく命令レジスタ１５からそのアドレスの命令コードが命令用データバス５に出力される。 - 特許庁

Then an output part 104 converts the data of the address, etc., of the storage element outputted from the address conflict detection part 103 into the hardware description language of the bus interface circuit and outputs them.例文帳に追加

そして、出力部１０４は、アドレス競合検出部１０３から出力された記憶素子のアドレス等のデータをバスインタフェース回路のハードウェア記述言語に変換し、出力する。 - 特許庁

According to the asynchronous read transaction from the PC to a serial bus address FFC2h-0123-45670000h, the PC performs access to the offset address and reads the mapped file image.例文帳に追加

その後ＰＣからシリアルバスアドレスＦＦＣ２ｈ−０１２３−４５６７００００ｈへの非同期リードトランザクションにより、前記オフセットアドレスにアクセスし、ＰＣは写像されたファイルイメージを読み出す。 - 特許庁

A memory module 15M connected to an address bus 63 is controlled by a memory controller 80 provided with an SDRAM control part 82.例文帳に追加

アドレスバス６３に接続されたメモリモジュール１５Ｍは、ＳＤＲＡＭ制御部８２を備えるメモリコントローラ８０によって制御される。 - 特許庁

The address converting part 18 can be provided within the SDRAM 12A, the memory controller 20 or the bus master 10 instead of being provided between units.例文帳に追加

アドレス変換部１８をユニット間に備える替わりに、ＳＤＲＡＭ１２Ａ、メモリコントローラ２０又はバスマスタ１０内に備えてもよい。 - 特許庁

GAME MACHINE CONTROLLING CHIP, METHOD OF ADDRESS BUS OUTPUT OF GAME MACHINE CONTROLLING CHIP, GAME MACHINE CONTROLLING BOARD AND GAME MACHINE CONTROLLING METHOD例文帳に追加

遊技機制御用チップ、遊技機制御用チップのアドレスバス出力方法、遊技機制御用基板及び遊技機制御方法。 - 特許庁

According to this method, the formation of a wave pipeline is implemented on an address bus joined to a plurality of memory components 116, 117, 118.例文帳に追加

本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。 - 特許庁

In a method for adjusting memory operation, formation of a wave pipeline is executed on an address bus connected to a plurality of memory components.例文帳に追加

本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。 - 特許庁