「Address Bus」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

In this bit reverse access circuit for rearranging plural data stored in the memory 2, plural address lines for accessing the memory from a CPU 1 are provided with address bus selecting means 3 for reconnecting address lines to one another.例文帳に追加

メモリ２に格納された複数のデータの並び替えを行うビットリバースアクセス回路において、ＣＰＵ１から前記メモリに対するアクセスを行う複数のアドレス線に、アドレス線相互を接続替えするアドレスバス切替手段３を設けたことを特徴とするビットリバースアクセス回路。 - 特許庁

A system transfers data to plural address devices from one source using the timing and bus signal control for making a certain address device execute transfer processing as reading operation, and making the other address device execute transfer operation as write-in operation.例文帳に追加

ある宛先装置に、読取動作として、転送処理を行わせ、一方、他の宛先装置に、書込動作として、転送処理を行わせるために、タイミングとバス信号制御を使用する一つのソースから複数の宛先装置にデータを転送するためのシステムである。 - 特許庁

A field instrument management apparatus for managing the field instrument by performing a communication with the field instrument via a field bus notifies an instrument address to the outside when the instrument address is acquired from the field instrument after transmitting a request of the instrument address to the field instrument.例文帳に追加

フィールドバスを介してフィールド機器と通信を行うことにより当該フィールド機器を管理するフィールド機器管理装置であって、機器アドレスの要求をフィールド機器に送信し、フィールド機器から機器アドレスを取得すると当該機器アドレスを外部に報知する。 - 特許庁

When preparations for address signal fetch are made, the DRAM 230 asserts an address acknowledgement signal AA and sends a specific number of address signals from the bus master 210 to the DRAM 230 in order to transfer data.例文帳に追加

調停回路は、アドレスアクノリッジ信号をモニタし所定数のアドレスの転送が終了したと判断した時点で、前記データ転送が完了する前に、スレーブ選択信号および第1バスマスタへのバスグラント信号を解除し、第2バスマスタに対してバスグラント信号を出す。 - 特許庁

An address bus scramble circuit 52 scrambles a logic address to which writing or reading of data is instructed by a CPU 31, and converts it to a physical address for actually writing or reading data to and from a memory 33.例文帳に追加

アドレスバススクランブル回路５２は、スクランブル鍵バッファ６１が保持するスクランブル鍵を用いて、CPU３１によりデータの書き込みまたは読み出しが指令された論理アドレスにスクランブルをかけ、実際にメモリ３３にデータを書き込んだり読み込んだりする物理アドレスに変換する。 - 特許庁

By the memory 2 of 1st specification, a row address strobe signal RAS of a 1st activation control signal is activated at an effective timing, and read or write is executed by catching a testing address given to a partially shared address bus while operating by using a testing clock as reference.例文帳に追加

第１の仕様のメモリ２は、第１の活性化制御信号ロウアドレスストローブ信号ＲＡＳが有効のタイミングにおいて活性化され、テスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

Furthermore, each of a plurality of client circuits 6_1-6_m measures the time during which the bus 7 is held at the Low potential and synchronously to the measured time, bit values of address data sent to the bus 7 are sequentially detected.例文帳に追加

また、複数のクライアント回路６_1〜６_mの各々が、バス７が当該Low電位に保持されている時間を測定し、その測定した時間に同期して、バス７に送出されたアドレスデータのビット値を順次検出するようにした。 - 特許庁

A CPU 10 reads a rewriting routine in the logical upper of the area divided into two parts of the flash ROM 20 through an address bus 60 and a data bus 70, and writes the rewriting routine in an main storage part 50, and executes this rewriting routine.例文帳に追加

ＣＰＵ１０は、アドレスバス６０、データバス７０を介してフラッシュＲＯＭ２０の２分された領域の論理的上位に格納されている書き換えルーチンを読み出し、主記憶部５０に書き込み、実行する。 - 特許庁

To simplify wiring, and to assign an accurate address to each of slave units independently of the connection position of each of the slave units on the bus line when connecting each of the slave units to the bus line.例文帳に追加

各スレーブユニットのバスラインへの接続に際して、その配線を簡略化することができるとともに、各スレーブユニットのバスライン上の接続位置にかかわらず、各スレーブユニットのそれぞれに正しいアドレスを割り当てる。 - 特許庁

When the USB is used, the inner bus (10) of the PLC (1) satisfies whole conditions, i.e., being a serial interface bus, communicating each kind of information, i.e., an address, data, and an instruction, and having a power supply function.例文帳に追加

ＵＳＢを用いることで、ＰＬＣ（１）の内部バス（１０）は、シリアルインタフェースバスであること、アドレス、データ、命令の各情報をコミュニケーション可能なこと、および電力供給機能を有すること、のすべてを満たす。 - 特許庁

Then the CPU 2 starts up data transfer control software written in the EPROM 5a to transfer main software from the EPROM 5a to a flash memory 3 via an address bus 6 and a data bus 7.例文帳に追加

すると、ＣＰＵ２は、ＥＰＲＯＭ５ａに書き込まれたデータ転送制御ソフトウェアを起動させることにより、メインソフトウェアをＥＰＲＯＭ５ａからアドレスバス６およびデータバス７を介してフラッシュメモリ３に転送する。 - 特許庁

To provide a communication control system capable of reducing overhead by avoiding discard of an IP packet during split transfer in a bus reset, a communication device and a recording medium in an Internet protocol (IP communication) on a serial bus having a physical address changing by the bus reset.例文帳に追加

バスリセットによって物理アドレスが変化するシリアルバス上でのインターネットプロトコル（ＩＰ通信）において、分割転送中ＩＰパケットのバスリセット時の破棄を回避することによって、オーバヘッドを削減することが可能な通信制御方式と通信機器、および、記録媒体を提供する。 - 特許庁

The program RAM is characterized by being provided with selecting circuits 32-1 and 32-3 for outputting read data to a bus bus not through a decoder 33, but directly and an address control circuit 34-2 for data by adding a path making it possible to write data through a bus even in normal operation.例文帳に追加

プログラムＲＡＭに、通常動作時にもバスｂｕｓ経由のデータを書き込めるようなパスを増設し、読み出しデータをデコーダ３３を通さず直接バスに出力するための選択回路３２−１，３２−３と、データ用のアドレス制御回路３４−２を設けたことを特徴とする。 - 特許庁

When a signal RFSH of a CPU 10 reaches 'L', bus drivers 16 and 23 are controlled with a control signal generated by a control signal control circuit 21 according to the mentioned signal, etc., to connect a data output circuit 20f and an address bus AB, and a control subbus SB and a control bus CB.例文帳に追加

ＣＰＵ１０の信号ＲＦＳＨ＼が「Ｌ」となると、この信号等に基づいてコントロール信号制御回路２１で作成される制御信号によりバスドライバ１６，２３を制御し、データ出力回路２０ｆとアドレスバスＡＢおよびコントロールサブバスＳＢとコントロールバスＣＢとを接続する。 - 特許庁

A CPU 1 and an arithmetic circuit 23 are connected by an address bus 3, the CPU 1 and an output buffer 22 are connected by a data bus 4, and a read command signal from the CPU 1 is supplied to the output buffer 22 via a command bus 3 and a decoder 21.例文帳に追加

ＣＰＵ１と演算回路２３との間がアドレスバス３により接続されており、ＣＰＵ１と出力バッファ２２との間がデータバス４により接続されており、ＣＰＵ１からのリードコマンド信号がコマンドバス３およびデコーダ２１を介して出力バッファ２２に供給される。 - 特許庁

The semiconductor device is a microcomputer 100A for controlling access to the storage device 3 and comprises a first bus 5, at least one CPU 1 connected to the storage device 3 through the first bus 5, and a monitoring device 10 for monitoring an address on the first bus 5.例文帳に追加

本発明による半導体装置は、記憶装置３へのアクセス制御を行うマイクロコンピュータ１００Ａであり、第１のバス５と、第１のバス５を介して記憶装置３に接続される少なくとも１つのＣＰＵ１と、第１のバス５上のアドレスを監視する監視装置１０とを具備する。 - 特許庁

This device is provided with plural address counters and plural timing generating circuits, provided corresponding to each of plural memory banks, a data bus for read-out and a data bus for write-in provided commonly for plural memory banks, a data output buffer connected to the data bus for read-out, and a data input buffer connected to the data bus for write-in.例文帳に追加

複数のメモリバンクのそれぞれに対応して設けられた複数のアドレスカウンタおよび複数のタイミング発生回路と、複数のメモリバンクに共通に設けられた読出し用データバスおよび書込み用データバスと、読出し用データバスに接続されたデータ出力バッファと、書込み用データバスに接続されたデータ入力バッファとを設ける。 - 特許庁

The data transfer part 24 is provided with a counter 19, a multiplexer 20 for selecting one kind of a data bus from the data buses 15, 35 and 55 from each register block and address converters 17, 37 and 57 for generating address signals on the basis of a count value.例文帳に追加

データ転送部24に、カウンタ19と、各レジスタブロックからのデータバス15、35、55の中から１種類のデータバスを選択するマルチプレクサ20と、カウント値に基づいてアドレス信号を生成するアドレス変換器17、37、57を設ける。 - 特許庁

Whereby the address setting signal is successively transmitted to each sensor 1 by a bucket relay method, when the address is set, and each sensor 1 can be directly communicatable to the master unit 2 by bus connection when the control communication is performed.例文帳に追加

これにより、アドレス設定時には、アドレス設定信号はいわゆるバケツリレー方式により各センサ１に順次伝送され、制御通信時には、各センサ１はマスタユニット２に対して直接通信可能なバス接続とされる。 - 特許庁

All the pieces of information such as the transfer origin address, the transfer destination address and transfer amount required for the transfer are set from the first CPU 12 on the side of the first bus 11 to the first DMA controller 32 and the second DMA controller 33.例文帳に追加

転送元アドレス、転送先アドレス、転送量など転送に必要なすべての情報は第１バス１１側の第１ＣＰＵ１２から第１ＤＭＡコントローラ３２と第２ＤＭＡコントローラ３３とに設定される。 - 特許庁

The CPU 1 outputs address information which indicates data transfer access containing a write address value of a device 3 to the CPU control bus during the transfer of data from a memory 2 to the device 3, and makes write access to device 3.例文帳に追加

ＣＰＵ１は、メモリ２からデバイス３へのデータ転送時に、デバイス３のライトアドレス値を含むデータ転送アクセスを示すアドレス情報をＣＰＵ制御バスに出力し、デバイス３に対するライトアクセスを実施させる。 - 特許庁

This data correction device performs table translation by selecting the table of correction data to be applied with a ROW address and by inputting an input signal to a COL address and by obtaining necessary correction data from the data bus of an SDRAM 2.例文帳に追加

ＲＯＷアドレスにより、適用する補正データのテーブルを選択し、ＣＯＬアドレスに入力信号を入力して、ＳＤＲＡＭ２のデータバスから、必要な補正データを得ることにより、テーブル変換を行う。 - 特許庁

For example, for a memory cell 3(1, p) of address 1, sources of the NMOS transistors 11(1, p), 12(1, p) of which the gates are connected to the search bus SB(p) or XBP(p) are connected to a match line ML0 of address 0.例文帳に追加

例えば、１番地のメモリセル３（１、ｐ）については、ゲートがサーチバスＳＢ（ｐ）又はＸＳＢ（ｐ）に接続されているＮＭＯＳトランジスタ１１（１、ｐ）、１２（１、ｐ）のソースを０番地のマッチラインＭＬ０に接続する。 - 特許庁

To use a virtual storage space effectively, and to reduce overhead related with address conversion in a computer system, including an I/O bus sub-system having a unique address space and having a virtual storage system.例文帳に追加

独自のアドレス空間を持つＩ／Ｏバスサブシステムを包含し、仮想記憶システムを有するコンピュータシステムにおいて、仮想記憶空間を有効に利用できるようにし、かつ、アドレス変換に関わるオーバーヘッドを削減する。 - 特許庁

A column predecoder 34 and a row predecoder 36 detect that the corresponding banks are selected by the signals transmitted by the address buses, and they fetch the address signals according to a command signal from a command data bus 53b.例文帳に追加

コラムプリデコーダ３４およびロウプリデコーダ３６は、アドレスバスにより伝達された信号により、対応するバンクが選択されたことを検知してコマンドデータバス５３ｂからのコマンド信号に応じてアドレス信号の取込を行なう。 - 特許庁

To transmit data to a control unit at a limited degree without providing a bus transmission stage in a unit to be controlled at the time of address, instruction and/or data telegraph.例文帳に追加

アドレス、インストラクション及び／又はデータ電信の際に、被制御ユニットにバス送信段を設けることなく、データを制限された程度で制御ユニットに送信する。 - 特許庁

The image data to be inputted from an image processing part 4 via a data bus 3 is stored in a specified address in an image memory 2 by a memory control part 1.例文帳に追加

メモリ制御部１は、データバス３を介して画像処理部４から入力される画像データを、画像メモリ２の所定のアドレスに記憶させる。 - 特許庁

When an address by which an ASIC 3 is accessed is inputted, a low level clock select signal S is outputted to the frequency divider 12, the clock selector 13, and the bus control state machine 14.例文帳に追加

ＡＳＩＣ３がアクセスされるアドレスでは、ローレベルのクロックセレクト信号Ｓが、分周器１２、クロックセレクタ１３、バス制御ステートマシン１４に出力される。 - 特許庁

To reduce power consumption of an address bus of a 1-chip microcomputer by a pull-up resistor in an electronic device having a CMOS memory connected to the 1-chip microcomputer.例文帳に追加

１チップマイコンにＣＭＯＳメモリを接続した電子装置において、１チップマイコンのアドレスバスのプルアップ抵抗による消費電力を低減する。 - 特許庁

When transferring data to the device 11, the clock of the bus 100 is controlled, so as to conduct transfer of the slave address and data slow.例文帳に追加

一方、低速アクセスデバイス１１に転送する場合は、スレーブアドレス及びそれ以降のデータの転送を低速で行うようにシリアルバス１００のクロックを制御する。 - 特許庁

The data processor is equipped with a processor 1, a DMA processor 2, a local memory 3, a local memory 4, a memory controller 5, a main memory 6, a DMA processor interface 7, and an address data bus 8.例文帳に追加

データ処理装置は、プロセッサ１、DMAプロセッサ２、ローカルメモリ３、ローカルメモリ４、メモリコントローラ５、メインメモリ６、DMAプロセッサインタフェース７、アドレスバス・データバス８を備える。 - 特許庁

To provide an ATM cell distribution method and an ATM communication unit, by which ATM cells can efficiently be multiple-address distributed in a short time via a UTOPIA bus.例文帳に追加

ＵＴＯＰＩＡバスを介して効率良く短時間でＡＴＭセルを同報配信する、ＡＴＭセル配信方法およびＡＴＭ通信装置を提供する。 - 特許庁

An address and a set value of the register to be changed in the setting are outputted to a data bus for outputting printing data, so that the values can be stored in a line memory.例文帳に追加

印刷データが出力されるデータバスに設定を変更するレジスタのアドレスと設定値を出力して、それらの値をラインメモリヘ格納できるようにする。 - 特許庁

A main device 4 and peripheral device 1-3 of operating voltages VDD1-VDD3 are connected to each other by an address data bus 5.例文帳に追加

メインデバイス４及び動作電圧が夫々ＶＤＤ１乃至ＶＤＤ３である周辺デバイス１乃至３を設け、アドレスデータバス５により相互に接続する。 - 特許庁

Data on the internal datum bus 12 are modified by a modification circuit 18 according to the lowest position bit of an address and are written on the memory array 2.例文帳に追加

このとき、アドレスの最下位ビット（ＡＬＳＢ）に従って、内部データバス１２上のデータを修飾回路（１８）により修飾してメモリアレイ２に再書込する。 - 特許庁

Then, the SDRAM 7 is put into an active state while the remaining 16 bit data (the address 1 data) on the data bus are written to a flash ROM 9.例文帳に追加

そして、ＳＤＲＡＭ７をアクティブ状態にし、その間にデータバス上にある残りの１６ｂｉｔのデータ（アドレス１データ）をフラッシュＲＯＭ９に書き込む。 - 特許庁

To automatically set an address of each terminal device likewise in a system in which a bus connection of a plurality of terminal devices is divided in parallel on the way.例文帳に追加

複数の端末装置のバス接続が途中でパラレルに分かれているようなシステムにおいても、各端末装置のアドレスを自動的に設定できるようにする。 - 特許庁

A retry response detecting means 52 detects the delayed transaction of the PCI bus 101 and stores the master device and address of the transaction in a correspondence relation storing means 54.例文帳に追加

リトライ応答検出手段５２は、ＰＣＩバスのディレイドトランザクションを検出し、そのマスタデバイス及びアドレスを対応関係記憶手段５４に記憶する。 - 特許庁

The processing unit 2 is connected to a terminal A of the address bus 3 at an input side, and connected to an input side of the redundant circuit 1 at an output side.例文帳に追加

処理ユニット２は入力側でアドレスバス３の端子Ａ１と接続されており、出力側で冗長回路１の入力側と接続されている。 - 特許庁

When the address of a significant data cycle is present in a preliminarily specified range, the debug interface affirms an update data signal for sampling the virtual data bus.例文帳に追加

もし重要なデータサイクルのアドレスがあらかじめ規定された範囲内にあれば、デバッグ・インタフェースは仮想データバスをサンプルするために更新データ信号を肯定する。 - 特許庁

The detection of the terminals connected to this bus line allows coding of a unique address with respect to each of the modules, (55) through (58) within the network.例文帳に追加

このバスラインに接続されたターミナルを検出することによって、ネットワーク内のモジュール（５５）〜（５８）の各々に対するユニークなアドレスのコード化を可能にする。 - 特許庁

A DMA controller 14 executes data transfer between the FIFO memories 11, 12 and the memory 4 in asynchronism with the access from the bus 3 to the virtual address space.例文帳に追加

ＤＭＡコントローラ１４は、バス３側から仮想アドレス空間へのアクセスと非同期にＦＩＦＯメモリ１１、１２とメモリ４との間でデータ転送を実行する。 - 特許庁

The data collector 10 selectively collects data from an external bus and stores them in agreement with at least one set address.例文帳に追加

また、上記データ収集器１０は、設定した少なくとも１つのアドレスに一致する場合に、外部バスからデータを選択的に収集し記憶する。 - 特許庁

To improve bus efficiency by effectively utilizing a useless time from the input of address information to the output of response data during lead access in ASIC.例文帳に追加

ＡＳＩＣに対するリードアクセス時のアドレス情報入力からレスポンスデータ出力までの無駄時間を有効活用してバス効率を向上させる。 - 特許庁

A CPU port and an RGB port include the CPU/RGB common data bus 19, the switch 20, the address decoder 21, and the AND circuit 22 in common.例文帳に追加

ＣＰＵポートとＲＧＢポートの共有部は、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２である。 - 特許庁