「Address Bus」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

In the case of the adjustment in decimal indication, a channel key 16g selects an address of bus data to select an adjustment item and a VOL + key 16a or VOL - key 16b changes the adjustment value.例文帳に追加

１０進表示で調整する場合には、チャネルキー１６ｇでバスデータのアドレスを選択することによって調整項目を選択し、ＶＯＬ＋キー１６ａまたはＶＯＬ−キー１６ｂによって調整値を変更する。 - 特許庁

A request mask determination part 360 generates a mask signal when request information from a bus client 110-140 and the bank state information show the same bank address and different low addresses.例文帳に追加

リクエストマスク判定部３６０は、バスクライアント１１０乃至１４０からのリクエスト情報と、バンク状態情報とが同一のバンクアドレスを示し、かつ、互いに異なるロウアドレスを示す場合にはマスク信号を生成する。 - 特許庁

An access timing selecting circuit 12 specifies an input/output device to gain bus access with, for example, an address signal 24, a selection control signal 25, etc., and outputs an access timing register select signal 21.例文帳に追加

アクセスタイミング選択回路１２は、例えばアドレス信号２４や選択制御信号２５などからバスアクセスを行う対象となる入出力装置を特定し、アクセスタイミングレジスタ選択信号２１を出力する。 - 特許庁

The data transfer of a communication control part is all represented by write commands and the configuration (setting of address space) on the PCI bus is used to separate the addressing of the data buffer into logical addresses and physical addresses.例文帳に追加

通信制御部のデータ転送を書込みコマンドで全てを表すとともに、ＰＣＩバス上のコンフィグレーション（アドレス空間の設定）を用いることにより、データバッファのアドレッシングを論理アドレスと物理アドレスに分離する。 - 特許庁

The processor device is provided with an arithmetic processing part 11, a trace memory 12 for storing trace data of the arithmetic processing part, and a bus controller 20 for performing access control to an external memory 30 according to a memory access address from the arithmetic processing part.例文帳に追加

演算処理部１１と、演算処理部のトレースデータを格納するトレースメモリ１２と、演算処理部からのメモリアクセスアドレスに従って外部メモリ３０に対するアクセス制御を行うバスコントローラ２０を備える。 - 特許庁

When a value ('the present value') is transmitted through the bus, bits of the present value in the position of the first set are given as an address to the monitor RAM (120) to generate bits stored in the addressed place as the output.例文帳に追加

バスを介して値（“現在値”）が送信されると、第１セットの位置における現在値のビットがアドレスとしてモニタＲＡＭ（１２０）に与えられ、それはアドレスされた場所に格納されたビットを出力として発生する。 - 特許庁

Then, after system reset release, when the MPU 181 specifies an initial address to an internal bus, a ROM controller 187b sets the boot program from the NOR type ROM 187d to a buffer RAM 187c.例文帳に追加

そして、システムリセット解除後に、ＭＰＵ１８１が内部バスに対して初期アドレスを指定すると、ＲＯＭコントローラ１８７ｂは、ＮＯＲ型ＲＯＭ１８７ｄからブートプログラムをバッファＲＡＭ１８７ｃにセットする。 - 特許庁

Also, the memory controller 900 receives access to the final address, and when the issue of the access to a memory is determined, outputs a notification signal, and starts access from a second bus master in response to the notification signal.例文帳に追加

またメモリコントローラ９００は、最終アドレスへのアクセスを受けとり、アクセスがメモリへ発行される順番が確定すると通知信号を出力し、通知信号に応じて第２のバスマスタからのアクセスを開始する。 - 特許庁

Meanwhile, ASIC 2 consists of an ordinary circuit 8, a CPU interface circuit 9 which monitors an input level of an external input circuit and a bus 10 which sends/receives an address and data to/from the CPU interface circuit 9.例文帳に追加

一方、ＡＳＩＣ２は、通常回路８と、外部入力回路の入力レベルをモニタするＣＰＵインタフェース回路９と、ＣＰＵインタフェース回路９にアドレス及びデータを送受信するバス１０とにより構成する。 - 特許庁

Since comparison and the generation of the address of the next memory cell can be performed in the latter half of the cycle time, the search can be completed just for the bus time of 'the number of times of repeated read of memory cells' + 'one time'.例文帳に追加

そして、サイクルタイムの後半の時間で、比較と次のメモリセルのアドレス生成を行う事ができるので、”メモリセルの繰り返しリード回数”プラス”１回”のバス時間のみで検索を終了する事ができる。 - 特許庁

The debugging module 101 comprises a selector 102 for selecting a slave bus to be monitored, and transaction detectors A and B each having registers capable of setting an address area, a data value, a master ID value and the like.例文帳に追加

デバッグモジュール１０１には、監視対象のスレーブバスを選択するセレクタ１０２と、アドレス範囲やデータ値、マスタＩＤ値等を設定可能なレジスタをそれぞれ持つトランザクション検出装置Ａ，Ｂが備えられている。 - 特許庁

To provide a plasma display device having good display performance in a structure with extra fine bus lines and address electrodes, such as PDP with high-definition cells, and to provide its production.例文帳に追加

ハイビジョンなどの高精細セルを有するPDPなど、非常に細いバスラインやアドレス電極を有する構成であっても、良好な表示性能を発揮することが可能なプラズマディスプレイ表示装置とその製造方法を提供する。 - 特許庁

To economically constitute a system, and to prevent the number of targets from being limited due to the size of an address space in a system for transmitting and receiving data through a bus between an initiator and plural targets.例文帳に追加

バスを介してイニシエータと複数のターゲットとの間でデータを送受信するシステムに於いて、システムを経済的に構成できるようにすると共に、アドレス空間の大きさによってターゲット数が制限されないようにする。 - 特許庁

When a data conversion signal is "0," a data conversion part 130 outputs to a data bus B102 instruction code of an instruction branching to an area of a relative address of 0 output from a branch instruction storage part 160.例文帳に追加

データ変換信号が“０”の場合、データ変換部１３０は、分岐命令格納部１６０から出力される相対アドレスが０である領域に分岐する命令の命令コードをデータバスＢ１０２に出力する。 - 特許庁

When a host controller 100 instructs execution of the memory cycle of the SRAM 320 to a memory controller 200, an SRAM controller 203 in the memory controller 200 outputs a memory control command for the SRAM 320 to an SRAM control line 504, and outputs address data through a shared address/data bus 503.例文帳に追加

メモリコントローラ２００において、ホストコントローラ１００がＳＲＡＭ３２０のメモリサイクルの実施をメモリコントローラ２００に指示すると、ＳＲＡＭコントローラ２０３は、ＳＲＡＭ３２０に対するメモリ制御コマンドをＳＲＡＭ制御線５０４に出力し、アドレスデータを共通アドレス／データバス５０３にて出力する。 - 特許庁

Among addresses AR0 to AR3 generated in readout address generating parts 35-0 to 35-3 and an address Asys inputted from an external bus Bsys, according to configuration information supplied from a configuration information storage part 34, addresses to be supplied to local memories 31-0 to 31-3 are selected, respectively.例文帳に追加

読み出しアドレス発生部３５−０〜３５−３において発生するアドレスＡＲ０〜ＡＲ３および外部バスＢｓｙｓより入力されるアドレスＡｓｙｓの中から、構成情報記憶部３４より供給される構成情報に応じて、ローカルメモリ３１−０〜３１−３に供給するアドレスがそれぞれ選択される。 - 特許庁

To reduce the load on a CPU bus and to improve the throughput of a CPU in a DMA transfer device for executing the setting of data in plural LSIs, the reading of data, the conversion of a transfer source address and the processing of DMA transfer based on a condition of a transferred destination or transfer source address.例文帳に追加

本発明は情報処理システムにおけるＤＭＡ転送装置に関し，複数のＬＳＩへのデータの設定や，データの読み出し，転送元アドレスの変換や，転送先または転送元アドレスの条件によるＤＭＡ転送の処理をＣＰＵバスの負荷を減らしてＣＰＵの処理能力を向上させることを目的とする。 - 特許庁

The determination processing of FIFO to be the next control object in the internal bus control circuit 242, the generation processing of the initial address to be accessed in the main memory 20 in a memory control circuit 341 and the continuous generation processing of addresses using the initial address to be performed when burst access is made are performed in parallel.例文帳に追加

内部バス制御回路２４２における次に制御対象とするＦＩＦＯの決定処理と、メモリ制御回路３４１におけるメインメモリ２０内のアクセスを行う初期アドレスの生成処理と、バーストアクセスを行う際に行う当該初期アドレスを用いたアドレスの連続生成処理とを並行して行う。 - 特許庁

Nonvolatile memories 1a, 1b having an address discriminating function and address setting means 4a, 4b are arranged on the new control board 2a and the old control board 2b and data bus lines of the nonvolatile memories on the two different control boards are connected and the data on the nonvolatile memories is copied from one to the other between the nonvolatile memories having different addresses.例文帳に追加

アドレス判定機能を有する不揮発性メモリー１ａ、１ｂとアドレス設定手段４ａ、４ｂを新制御基板２ａと旧制御基板２ｂとに配置し、２個の異なる制御基板上の不揮発性メモリーのデータバスラインを接続し、異なるアドレスの不揮発性メモリー間で不揮発性メモリー内データの複写を行う。 - 特許庁

When write transfer or read transfer to the cache memory 6 except for write transfer from the CPU 5 to the cache memory 6 is generated, the monitor 9 compares the address and data running to the first and the second bus with the address and data stored in the table 91, and determines the matching/mismatching in real time.例文帳に追加

モニタ部９は、ＣＰＵ５からキャッシュメモリ６への書き込み転送以外であって、キャッシュメモリ６に対するライト転送又はリード転送が発生した場合に、第１又は第２バスに流れるアドレス及びデータと、テーブル９１に格納されたアドレス及びデータと比較し、その一致・不一致をリアルタイムで判定する。 - 特許庁

To provide an inter-device communication system and a communication apparatus which can perform communication with slave devices more than the combination of the number of address setting input terminals while suppressing the number of input terminals necessary for address setting from the outside to the absolute minimum with respect to each of the plurality of slave devices connected to the same bus.例文帳に追加

同一のバスに接続される複数のスレーブ装置の各々に対し、外部からアドレス設定するために必要な入力端子数を必要最小限に抑えながら、アドレス設定入力端子数の組合せ以上のスレーブ装置との通信を可能にする装置間通信システムおよび通信装置を提供する。 - 特許庁

When the address of a pixel under consideration is designated, the memory controller 7 automatically generates an address corresponding to the filter processing based on the registered pattern to the image memory 3, and burst transfers picture data to be used for the filter processing read form the image memory 3 according to its access based on the registered pattern to a system bus 5.例文帳に追加

注目画素のアドレスが指定されると、メモリコントローラ７は、画像メモリ３に対して、登録パターンに基づいて、フィルタ処理に応じたアドレスを自動的に発生し、一方で、システムバス５に対して、登録パターンに基づくアクセスにより画像メモリ３から読み出したフィルタ処理に使用する画像データをバースト転送する。 - 特許庁

Immediately after activation, an address for selection from an address generation circuit 18 and an Arcnet controller control signal for selection from an Arcnet controller control signal generation circuit 20 are respectively supplied through switching circuits 22 and 24 to the Arcnet controller 16 and the bus form and the CPU system are selected.例文帳に追加

起動直後にはアドレス発生回路１８からの選択用アドレスおよびＡｒｃｎｅｔコントローラ制御信号発生回路２０からの選択用Ａｒｃｎｅｔコントローラ制御信号がそれぞれ切替回路２２および２４を介してＡｒｃｎｅｔコントローラ１６に与えられバス形式およびＣＰＵ系が選択される。 - 特許庁

A continuous address space larger than a maximum continuous address space used for a virtual memory space of the operating system is allocated to configure a reference memory space inside the physical memory space 15, and data are transferred by DMA transfer from a device connected by an input/output bus thereto by a device driver 11.例文帳に追加

物理メモリ空間１５の中に、オペレーティングシステムの仮想メモリ空間に用いる最大連続アドレス空間よりも大きな連続したアドレス空間を割り当てして参照メモリ空間を構成し、デバイスドライバ１１により、それに対して入出力バスで接続されたデバイスからＤＭＡ転送によりデータを転送する。 - 特許庁

A correction circuit stores correction information for partial replacement of information which is stored in a nonvolatile storage means (20) together with address information of the nonvolatile storage means and when a reading address of the nonvolatile storage means is matched with the address information, outputs the correction information to a data bus (IDB) in place of storage information of the nonvolatile storage means.例文帳に追加

訂正回路は、不揮発性記憶手段（２０）に格納されている情報の部分的な置き換えのための訂正情報を上記不揮発性記憶手段のアドレス情報と共に記憶しておき、上記不揮発性記憶手段の読み出しアドレスが上記アドレス情報と一致したときに、上記不揮発性記憶手段の記憶情報に代えてその訂正情報をデータバス（ＩＤＢ）に出力させる。 - 特許庁

In the data transfer device for transferring data between devices different in data width connected to a system bus, respectively, when it is connected between the first device larger in data width and the system bus to transfer data from the first device to the second device smaller in data width, the address decode and system bus connection of the first device are changed so as to transfer the data separately for each data width of the second device.例文帳に追加

各々システムバスに接続される、データ幅の異なるデバイス間でデータを転送するデータ転送装置であって、データ幅が大きいほうの第１のデバイスと前記システムバスとの間に接続され、前記第１のデバイスからデータ幅が小さいほうの第２のデバイスへデータを転送する際、前記第２のデバイスのデータ幅ごとに分割してデータが転送されるように前記第１のデバイスのアドレスデコード及びシステムバス接続を変更する。 - 特許庁

To solve the following problem of a data transfer control device: ascending access is not achieved due to conversion of an address in burst transfer to an access destination having different endian with a data width smaller than a transfer bus width, so that the burst transfer cannot be performed.例文帳に追加

データ転送制御装置において、エンディアンの異なるアクセス先へ転送バス幅よりも小さいデータ幅でバースト転送を行う場合に、アドレスが変換されることで昇順アクセスではなくなるためバースト転送できなくなる。 - 特許庁

When a branch event occurs in response to a branch instruction or the like, the CPU core accesses the second storage part via the exclusive bus, and acquires a branch destination address corresponding to the event of a branch, and an instruction sequence or the like of a branch destination.例文帳に追加

またＣＰＵコアは、分岐命令等による分岐イベントが発生された場合、上記専有バスを介して上記第２記憶部にアクセスし、分岐のイベントに対応した分岐先アドレスと当該分岐先の命令列等を取得する。 - 特許庁

A microprocessor 1 having a download data input terminal 6 from an outside part, PROM-A(2) and PROM-B(3) for storing programs for operating the microprocessor 1, and a diagnosing circuit 10 are connected through an address/data bus 5 to each other.例文帳に追加

外部からのダウンロードデータ入力端子６を持つマイクロプロセッサ１と、マイクロプロセッサ１が動作するためのプログラムを格納するためのＰＲＯＭ−Ａ（２）、ＰＲＯＭ−Ｂ（３）と、診断回路１０とがアドレス／データバス５によって接続される。 - 特許庁

Then, the register reset signal for communication is transmitted from the host circuit 4 prior to the transmission/reception of data to the bus 7 so that it is possible to make client circuits 6_1 to 6_m start the detection of the address signal.例文帳に追加

そのため、例えば、データの送受信に先行して、ホスト回路４からバス７に通信用レジスタリセット信号を送出することで、クライアント回路６_1〜６_mにアドレス信号の検出を開始させることができる可能性がある。 - 特許庁

When the issue of the document is confirmed (S52), the retrieval of the document is started on the basis of an address of the point of a issue source and a node ID decided by the IEEE 1934 serial bus specifications in the inside of the point via a network.例文帳に追加

ドキュメントの発行を確認すると（Ｓ５２）、ネットワークを介して発行元の拠点のアドレス及びその拠点内部のＩＥＥＥ１９３４シリアルバス仕様で決定されるノードＩＤにより、ドキュメントの検索を開始する（Ｓ５３）。 - 特許庁

Of page table elements of ORB2 after bus reset has occurred, a storing address DK2 of a page table element PEK2 having the same element number as PEK1 is read and restarts data transfer in the case that ADK1 and ADK2 is same.例文帳に追加

そしてバスリセット発生後のＯＲＢ２のページテーブルエレメントのうち、ＰＥＫ１と同一エレメント番号のページテーブルエレメントＰＥＫ２の格納アドレスＡＤＫ２を読み出し、ＡＤＫ１とＡＤＫ２が同一の場合にデータ転送を再開する。 - 特許庁

A write operation using address information of the second bus by a direct memory access control unit is detected by a coincidence result of the second comparator and a set condition of a first register and is transmitted to a data processing unit.例文帳に追加

上記第２コンパレータの一致結果と第１レジスタの設定条件により上記ダイレクトメモリアクセス制御ユニットによる上記第２バスのアドレス情報を用いた書込動作みを検知して上記データ処理ユニットに伝える。 - 特許庁

A lookahead DRAM controller 24 of the logic element 14 monitors the bus 36, predicts the contents of the next cycle, loads data for one column in a bank including a predicted address to a corresponding cache 18 and thus performs acceleration.例文帳に追加

ロジック・エレメント１４のルックアヘッドＤＲＡＭコントローラ２４は、バス３６を監視して次のサイクルの内容を予測し、予測されたアドレスを含むバンク中の１列分のデータを対応するキャッシュ１８にロードし、それにより高速化を図る。 - 特許庁

When there is an access from the bus 3 to a predetermined virtual address space, a virtual memory space control part 13 makes corresponding access to FIFO memories 11, 12 that operate at higher speed than the memory 4 and that have a smaller volume than the memory 4.例文帳に追加

仮想メモリ空間制御部１３は、バス３側から予め定めた仮想アドレス空間に対するアクセスがあると、これに対応するアクセスをメモリ４より高速かつ小容量のＦＩＦＯメモリ１１、１２に対して行なう。 - 特許庁

This memory controller 10 consists of a bus I/F 12, an address decoding part 14, a buffer writing controlling part 16, a buffer A 18, a buffer B 20, a memory reading request controlling part 22, a memory controlling part 24 and a memory 26.例文帳に追加

メモリ制御装置１０は、メモリ制御装置１０は、バスＩ／Ｆ１２、アドレスデコード部１４、バッファ書き込み制御部１６、バッファＡ１８、バッファＢ２０、メモリ読み出し要求制御部２２、メモリ制御部２４、及びメモリ２６で構成されている。 - 特許庁

Namely, the original sound device 5 is capable of simultaneously generate the musical sound signal by plural channels, inputs various kinds of musical sound control signals given by way of a data and address bus ID and generates the musical sound signal based on this information.例文帳に追加

こうすることにより、演奏者は原音演奏信号と楽音制御信号とによる楽音を同時に発音させることができ、あるいはどちらか一方のみを発音させるといった制御を簡単に行うことができる。 - 特許庁

To solve problems that circuits such as an address generation circuit and a buffer for selecting an input/output data bus are required and circuit scale increases since frame rate of an input video signal is converted into twice as high as a high speed memory in the conventional manner.例文帳に追加

従来は、高速メモリを用いて入力映像信号のフレームレートを２倍に変換しているため、アドレス生成回路や、入出力データバスを選択するバッファ等の回路が必要であり、回路規模が増大する。 - 特許庁

At the time of checking a data bus, hexadecimal data '01', '02', '04', '08', '10', '20', '40', and '80' are written in the arbitrary address buses of memories 2 and 3, and whether or not read data are coincident respectively with data before written is confirmed and checked.例文帳に追加

データバス７のチェック時には、メモリ２，３の任意のアドレスバス６に対して１６進法のデータ「０１」、「０２」、「０４」、「０８」、「１０」、「２０」、「４０」、「８０」を書き込んで、それぞれ読み出したデータが書き込み前のデータとの同一を確認してチェックする。 - 特許庁

To provide a multicast processing system for making possible the multicast communication of a communication equipment provided on a moving object such as railroad train, bus or airplane by dynamically controlling the address of a multicast packet transmitted-received by the communication equipment.例文帳に追加

鉄道列車やバス、航空機などの移動体に設けられた通信機器が送受信するマルチキャストパケットのアドレスを動的に制御して移動体上の通信機器のマルチキャスト通信を可能にするマルチキャスト処理システムを提供する。 - 特許庁

Selection is instructed to a first register means to be arranged on an address space of a CPU (2) such as an internal I/O register of an IO port (11) by outputting a control signal from the CPU and input and output are performed by a data bus (SDDB) separated from a bus (IDB) to be used for reading the instruction of the CPU.例文帳に追加

ＩＯポート（１１）の内部Ｉ／Ｏレジスタなどの、ＣＰＵ（２）のアドレス空間上に配置される、第１のレジスタ手段に対して、ＣＰＵから制御信号を出力して、選択の指示を行なうとともに、ＣＰＵの命令リードに使用するバス（ＩＤＢ）とは、分離されたデータバス（ＳＤＤＢ）によって、入出力を行なうようにする。 - 特許庁

This method for acquiring internal bus information comprises a step ST1 for setting an address to be processed in a register by executing an interrupting processing program for a target memory access, and a step ST3 for latching information outputted to an internal bus by using the coincidence of the addressed as trigger, and a step ST4 for reading the latched information.例文帳に追加

内部バス情報取得方法において、問題となるメモリアクセスについての処理対象アドレスを割り込み処理プログラムを実行してレジスタに設定するステップ（ＳＴ１）と、アドレスが一致したことをトリガとして、内部バス上に出力された情報をラッチするステップ（ＳＴ３）と、ラッチされた情報を読み取るステップ（ＳＴ４）とを有する。 - 特許庁

A sequence flag monitoring part 41 detects the assert of a status check signal and notifies a buffer control part 42 of the detection, and the buffer control part 42 disables a buffer, and generates a bus access by controlling chip enable, output enable and address bus, and reads a sequence flag inside a flash memory, and starts the monitor of automatic erasing operation executing circumstances.例文帳に追加

シーケンスフラグ監視部４１はステータスチェック信号のアサートを検出したことをバッファ制御部４２に通知し、バッファ制御部４２によってバッファをディセーブルし、チップイネーブル、アウトプットイネーブル、アドレスバスを制御することによってバスアクセスを生成してフラッシュメモリ内部のシーケンスフラグをリードし、自動消去動作実行状況の監視を開始する。 - 特許庁

1st and 2nd devices 1 and 2 of a data transmitting/receiving circuit 30 consist of signal generation circuits 7 and 8 which generate the value of an address bus 3, a data bus 4, a data transfer frequency signal 5 and a data size signal 6 respectively and the restoration circuits 9 and 10 which decode the signals 5 and 6 and restore the data and addresses.例文帳に追加

第１デバイス１および第２デバイス２は、共に、アドレスバス３、データバス４、データ転送回数信号５、およびデータサイズ信号６の各々の値を生成する信号生成回路７、８と、データ転送回数信号５およびデータサイズ信号６をデコードしデータおよびアドレスを復元する復元回路９、１０とから構成されることを特徴とする。 - 特許庁

Then, at the time of reading the immediate data of 16 bits, the read of the data to a pertinent address is simultaneously performed, the data read from the ROM 11 are outputted through an immediate data bus 17 to an immediate data transfer destination judgment circuit 20 and the data read from the ROM 12 are outputted through the immediate data bus 18 to the immediate data transfer destination judgment circuit 20.例文帳に追加

そして、１６ビットの即値データを読み出すときには、該当するアドレスに対して同時にデータの読み出しを行い、ＲＯＭ１１から読み出したデータは即値データバス１７を介して即値データ転送先判断回路２０に出力し、ＲＯＭ１２から読み出したデータは即値データバス１８を介して即値データ転送先判断回路２０に出力する。 - 特許庁