「Binary clock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The oscillator receives the clock signal of a first frequency, which clocks the operation of the oscillator and a binary word (Nb) of several bits at one input, and supplies to one output the binary word and output signal of a frequency which is determined as the function of the binary word and the clock signal.例文帳に追加

発振器は、１つの入力に、発振器の動作をクロックする第１周波数のクロック信号といくつかのビットの２進ワード（Ｎｂ）とを受信し、１出力に、２進ワードとクロック信号の関数として決定された周波数の出力信号を提供する。 - 特許庁

For example, the output of the subtracter 105 is compared with a threshold Vref=0 and the comparison result (binary output) is sampled at an arbitrary clock CLK to generate a binary random number sequence of 0 and 1.例文帳に追加

例えば、差分器１０５の出力を、閾値Ｖref＝０と比較し、比較結果（２値出力）を任意のクロックＣＬＫでサンプリングして、０，１の２値の乱数列を生成する。 - 特許庁

A reproduced signal SP is converted into a binary signal of 1, 0 by a binarizing circuit 81, a clock signal PCK is reproduced by PLL circuits 82-84 referring to this binary signal.例文帳に追加

二値化回路８１で再生信号ＳＰを１，０の二値信号に変換し、この二値信号を参照して、ＰＬＬ回路８２〜８４で、クロック信号ＰＣＫを再生する。 - 特許庁

The binary data stored in the register 15 expresses a time axis-directional swinging amount of an edge of the measured clock, i.e., an amplitude amount of the jitter of the measured clock.例文帳に追加

このレジスタ１５に格納される２進数データは、被測定クロックのエッジの時間軸方向のゆれの量、すなわち被測定クロックのジッタの振幅量を表す。 - 特許庁

A demodulation circuit 13 uses the reproduced clock to generate demodulation data from binary data with the half period of the reproduced clock as a signal processing unit, that is, perform decoding.例文帳に追加

復調回路１３は、この再生クロックを用いて、この再生クロックの半周期を信号処理単位として２値化データから復調データの生成、つまり復号化を行う。 - 特許庁

Binary image data D2 are inputted as a serial signal synchronized with a pixel clock and are converted into sexadecimal data D16.例文帳に追加

２値の画像データＤ_２を画素クロックに同期したシリアル信号として入力し、１６値データＤ_１６に変換する。 - 特許庁

With a binary switching command K corresponding to an instruction to be executed, one of those clock signals (CK-ext and CK-al) is used as a base for clock generation and an internal clock signal (CK-in) is obtained according to the one of them.例文帳に追加

実行されるべき命令に応じた２進切換指令Ｋによって、これらのクロック信号（ＣＫ-ext，ＣＫ-al）の何れか一方がクロック生成のベースにされ、これに対応して、内部クロック信号（ＣＫ-in）が得られる。 - 特許庁

The noise cancel circuit is equipped with an output buffer 20 which outputs a 1st binary signal capable of varying in synchronism with a clock signal 26 and an output buffer 21 which varies and outputs a 2nd binary signal when the 1st binary signal does not vary in the timing or outputs the 2nd binary signal without varying it when the 1st binary signal varies in the timing.例文帳に追加

クロック信号２６に同期したタイミングで変化しうる第１の２値信号を出力する出力バッファ２０と、このタイミングにおいて第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、このタイミングにおいて第１の２値信号が変化する場合には第２の２値信号を変化させずに出力する出力バッファ２１と、を備える。 - 特許庁

An analog RF signal is converted to binary data (PDM data) by using a comparator 20 via a low-pass filter 10, a system clock is generated from the binary data by using PLL circuits 30, 40 of two-step constitution, and decoding the PDM data is performed with a PDM decoder 70 by using the system clock.例文帳に追加

アナログＲＦ信号をローパスフィルタ１０を経てコンパレータ２０で２値データ（ＰＤＭデータ）に変換し、この２値データから２段構成のＰＬＬ回路３０、４０でシステムクロックを生成し、このシステムクロックを用いてＰＤＭデコーダ７０でＰＤＭデータのデコードを行う。 - 特許庁

Since a VCO 33 of the PLL circuit 44 generates a clock phase-locked to the reference frequency signal, an ACD 46 samples the clock and converts an analog reproduction signal into a binary digital signal.例文帳に追加

ＰＬＬ回路４４のＶＣＯ３３が基準周波数信号に位相同期したクロックを生成するので、ＡＣＤ４６はこのクロックをサンプリングしてアナログ再生信号を２値化デジタル信号に変換する。 - 特許庁

To provide an isolation circuit for analog information using a photocoupler of one channel that can simultaneously transmit digitally-informatized one-bit binary data and clock.例文帳に追加

１チャネルのフォトカプラを用いたアナログ情報の絶縁回路で、デジタル情報化化された１ビットデータとクロックとを同時に送ることを可能とする。 - 特許庁

Many counts of sampled pulse voltage levels are recorded between the delayed clock pulses and stored as consecutive pulses of the binary pulse bit stream.例文帳に追加

サンプリングされたパルス電圧レベルの多数のカウントは、各遅延クロックパルス間に記録され、二進化パルスビットストリームの連続パルスとして蓄積される。 - 特許庁

Thus, noise by a clock is reduced, the quality deterioration level of a reproducing signal is reduced, and the deterioration of jitters in a binary reproducing signal is reduced.例文帳に追加

これにより、クロックによるノイズが低減し、再生信号の品質劣化の程度が減少され、２値化再生信号のジッタの悪化を減少させることができる。 - 特許庁

To contain a binary signal at an arbitrary clock rate regardless of synchronous/asynchronous at the interface section with a narrow band network in terminal equipment of wide band high sped network.例文帳に追加

広域高速網の端局装置における狭域網とのインタフェース部において、同期・非同期を問わず任意のクロック速度で２値信号を収容する。 - 特許庁

To simplify circuit structure by transmission of a binary down signal which simultaneously detects data and clock and to reduce design constraint of a sensor.例文帳に追加

データ及びクロックの同時検出を可能とする２値の下り信号の送信により回路構成を簡単にし、感知器の設計制約を低減する。 - 特許庁

To reproduce and output an accurate form clock from a binary signal outputted from an optical disk device corresponding to speed-up of the optical disk device.例文帳に追加

光ディスク装置の高速化に対応して光ディスク装置から出力される２値化信号から、正確な形状のクロックを再生して出力する。 - 特許庁

An output signal of the comparator is supplied to a binary search processing circuit 22, and the output thereof is supplied to a timing control circuit 15, to thereby control the timing of the clock signal applied to the sampling head from the clock generation part.例文帳に追加

コンパレータの出力信号をバイナリ・サーチ処理回路２２に供給し、その出力をタイミング制御回路１５に供給してクロック発生部からサンプリングヘッドに印加されるクロック信号のタイミングを制御する。 - 特許庁

A reference clock is inputted to an IC 1 to be tested from a reference clock oscillator 2, and an output signal having a minutely deviated frequency is converted into binary digital output data by a digitizer 3 and memorized in A region in a memory 4.例文帳に追加

基準クロック発振器２から基準クロックを被試験ＩＣ１に入力し、周波数が微少に偏移した出力信号をデジタイザ３で２値のデジタル出力データへ変換し、メモリ４のＡ領域へ記憶する。 - 特許庁

This invention discloses a system and method that has a measurement device to discriminate a characteristic of the binary pulse bit stream and samples a pulse voltage level in excess of a voltage threshold level existing between delayed clock pulses in consecutive pulses of the binary pulse bit stream.例文帳に追加

本発明は、測定装置を有するバイナリパルスのビットストリームの特性を判定し、かつ二進化パルスビットストリームの連続パルスに対し各遅延クロックパルス間に電圧閾値レベルを超えるパルス電圧レベルをサンプリングする装置及び方法を開示する。 - 特許庁

Output bits (Qb) or the binary signal from the second stage are multiplied by N and is introduced into the input of the first stage every N cycles of the clock signal at the first frequency.例文帳に追加

第２段からの出力ビット（Ｑｂ）または２進信号は、Ｎ倍されて、第１周波数のクロック信号の各Ｎサイクルごとに、第１段の入力に導入される。 - 特許庁

A serial signal transmitter 100 receives a transmission clock signal 102 and transmission data 103 that are binary signals and generates a transfer signal 104 that is a ternary signal.例文帳に追加

シリアル送信装置１００は、二値信号である送信クロック１０２と送信データ１０３とを入力して三値信号である転送信号１０４を生成する。 - 特許庁

To provide a binary conversion circuit which is compact and reduces power consumption so as to be easily integrated in an image sensor, converts clock phase information into a binary value and is capable of performing digital addition/subtraction, to provide a method for the same, and to provide an AD conversion apparatus, a solid-state imaging device, and a camera system.例文帳に追加

イメージセンサに集積しやすいよう小型で低消費電力であり、クロック位相情報をバイナリ値に変換し、かつデジタル加減算可能なバイナリ値変換回路およびその方法、ＡＤ変換装置、固体撮像素子、並びにカメラシステムを提供する。 - 特許庁

An O/E(optoelectric) conversion session 2 converts a received optical signal into an electrical signal, and supplies the electrical signal to a clock recovery section 4 and the binary decision circuits 5, 6, 7 via a distribution circuit 3.例文帳に追加

受信した光信号をＯ／Ｅ（光−電気）変換部２で電気信号に変換し、分配回路３を介してクロック再生部４及び各２値判定回路５，６，７へ供給する。 - 特許庁

When the time T reaches (n-1)L/n, the information memory 273 stores the received binary signal that is latched at the time T(=iL/n) by using, as a trigger, the second clock signal supplied from a delay element (n-1) to store the binary signal in a quantity of a unit frame into its information memory 2731.例文帳に追加

Ｔ＝（ｎ−１）Ｌ／ｎになると、情報メモリ２７３は、遅延素子２７１（ｎー１）から供給される第２のクロック信号をトリガとして、入力されたＴ＝ｉＬ／ｎでの２値信号をラッチして格納することにより情報メモリ２７３１に単位フレーム分の２値信号を格納する。 - 特許庁

To improve the synchronous pull-in speed of an PLL for generating a sampling clock to be used for the A/D conversion of a reproducing signal from an optical disk medium and to simultaneously obtain a binary output based on a PRML signal processing system and a binary output based on the other system.例文帳に追加

光ディスク媒体の再生信号をＡ／Ｄ変換する際に用いるサンプリングクロックを生成するＰＬＬの同期引込み速度を向上し、ＰＲＭＬ信号処理方式による２値化出力とこれ以外の方式による２値化出力とを同時に得られるようにする。 - 特許庁

Then, the output of each latch 4 is inputted to an average value calculating circuit 6, an average value is calculated, that output is compared with the output of the binary counter 3 by a comparator circuit 8 and when they are coincident, a clock is generated and used as a reproducing clock for data read.例文帳に追加

そして、各ラッチ４の出力を平均値演算回路６に入力して平均値を演算し、その出力とバイナリカウンタ３の出力とを比較回路８で比較し、一致したときにクロックを発生して、これをデータ読み取り用の再生クロックとする。 - 特許庁

The method for recording and reproducing comprises a step of generating a binary signal by thresholding the reproduced signal, a step of generating a signal synchronized with a clock signal by using the binary signal, a step of measuring deviations between the binary signals and the synchronizing signals, and a step of varying the parameters of a recording pulse, based on the deviation.例文帳に追加

本発明による記録再生方法は、再生信号を２値化することによって２値化信号を生成するステップと、前記２値化信号を用いて、クロック信号に同期した同期信号を生成するステップと、前記２値化信号と前記同期信号との間のずれ量を測定するステップと、前記ずれ量に基づいて記録パルスのパラメータを変化するステップとを包含する。 - 特許庁

This clock oscillation circuit is provided with an oscillation section 1, that provides an output of a clock whose oscillated frequency changes with a parameter, a frequency measurement circuit that measures the oscillated frequency of an oscillation section on the basis of a calibration clock, and a trimming control circuit 7 that trims the parameter by using a binary search to adjust the trimmed value, in response to the measured oscillation frequency.例文帳に追加

パラメータの値により発振周波数が変化するクロックを出力する発振部１と、校正クロックを基準として発振部の発振周波数を計測する周波数計測回路と、計測された発振周波数に応じてバイナリサーチでトリミング値を調整することによりパラメータをトリミングするトリミング制御回路７と、を備える。 - 特許庁

The 8-bit data obtained by binary encoding of the clock number of the application period of a display signal voltage to each signal line Ls in one horizontal scanning period calculated on the basis of the frequency of the data clock CLK is set in an internal register HGRES of a control circuit 23 in accordance with the external input.例文帳に追加

コントロール回路２３の内部レジスタＨＧＲＥＳに、データクロックＣＬＫの周波数ｆを基に算出された、１水平走査期間における各信号ラインＬｓへの表示信号電圧の印加期間のクロック数を２進数化した８ビットデータが外部入力に従って設定される。 - 特許庁

Modulation data, which are Manchester-encoded by a modulation circuit 7 of a transmission part 2, are transmitted to a reception part 3 through an electrostatic coupling part 4, and a reproduced clock having a period of two pieces of modulation clock as a half period is generated from binary data output through a binarizing circuit 11.例文帳に追加

送信部２の変調回路７によりマンチェスタ符号化された変調データは、静電結合部４を介して受信部３側に伝送され、２値化回路１１を経て出力される２値化データから変調データ２つ分の期間を半周期とする再生クロックが生成される。 - 特許庁

To provide a D/A converter which does not require a high clock like a PWM for converting multi-valued gradation to one binary signal and does not require high accuracy in a D/A conversion circuit.例文帳に追加

多値の階調を１つの２値信号に変換するＰＷＭの様に高いクロックを必要とせず、またＤ／Ａ変換回路に高い精度を必要としないＤ／Ａ変換装置を提供すること。 - 特許庁

When the binary value of the timer 5 matches with the set value, a comparing result signal CP2 is varied from L to H and the oscillation circuit 7 outputs the oscillation signal of the crystal oscillator as a clock CLK 2.例文帳に追加

タイマ５のバイナリ値がその設定値と一致すると、比較結果信号ＣＰ２がＬからＨに変化し、発振回路７は水晶発振子の発振信号をクロックＣＬＫ２として出力する。 - 特許庁

To provide a synchronous circuit capable of surely matching the phase of frequency signals to be a clock with the phase of binary digital signals such as input data signals without the need of pre-adjustment.例文帳に追加

クロックとなる周波数信号の位相と入力データ信号のような二値のディジタル信号の位相とを、事前調整の必要なく確実に合わせることが可能な同期回路を提供する。 - 特許庁

To materialize a D/A converting device for making it unnecessary to provide any high clock like a PWM which converts multi-level gradation into one binary signal, and also for making it unnecessary to provide any high precision for a D/A converting circuit.例文帳に追加

多値の階調を１つの２値信号に変換するＰＷＭの様に高いクロックを必要とせず、またＤ／Ａ変換回路に高い精度を必要としないＤ／Ａ変換装置を提供すること。 - 特許庁

A reference pixel generating section 1 provides an output of a binary processing image obtained by scanning an original image as a surrounding pixel matrix S0 around a target pixel X based on a transfer clock C0 and a horizontal synchronizing signal H1.例文帳に追加

参照画素生成部１は、原画を走査して得られる２値化画像を、転送クロックＣ０及び水平同期信号Ｈ１に応じて、注目画素Ｘを中心とした周辺画素マトリクスＳ０として出力する。 - 特許庁

A receiving circuit part of the fire sensor discriminates and outputs the binary signal including data 0, 1 and a clock by length T_0, T_1 of signal level time of 18v of the down signal received from the sensor line.例文帳に追加

火災感知器の受信回路部は、感知器回線から受信した下り信号の１８ボルトの信号レベル時間の長短Ｔ_0，Ｔ_1によりデータ０，１及びクロックを含む２値信号を判別して出力する。 - 特許庁

In the counter 30 of binary n bits, the count operation of the low order j bits as 0 is stopped according to the initial value LD, and a count operation of high n-j bits is performed in accordance with the operation clock signal CLK.例文帳に追加

２進ｎビットのカウント部３０では、初期値ＬＤに応じて０である下位ｊビットのカウント動作が停止され、上位ｎ−ｊビットのカウント動作が動作クロック信号ＣＬＫに従って行われる。 - 特許庁

In this device, a jitter measuring window is generated by giving the optional phase deviation to a channel clock which is generated by a binary signal binarizing the reproducing signal with respect to the pit column of the optical disk, and the jitter correlation value is obtained by measuring the number of edges for the specified time according to the above binary signal represented on this jitter measuring window.例文帳に追加

この発明は、光ディスクのピット列に対する再生信号を２値化した２値化信号により生成されるチャネルクロックに任意の位相偏差を与えてジッター計測窓を生成し、このジッター計測窓に出現する上記２値化信号によるエッジ数を所定時間計測することにより、ジッター相関値を得るようにしたものである。 - 特許庁

To provide a control/monitor signal transmission system that superposes a control signal and a monitor signal on a clock signal so as to obtain the control signal as a binary signal with a prescribed duty ratio and detects the monitor signal as a current signal.例文帳に追加

本発明は、制御・監視信号伝送システムに関し、クロック信号に制御信号及び監視信号を重畳し、制御信号を所定のデューティ比の２値信号とし、監視信号を電流信号として検出することを目的とする。 - 特許庁

Furthermore, when the analog input voltage Vin becomes lower than or equal with a reference voltage (-V2), a threshold voltage (-V1) is varied so as to invert output in a comparator 11b for each clock during fixed clocks by operating a binary voltage output circuit 13b.例文帳に追加

また、アナログ入力電圧Ｖｉｎが基準電圧（−Ｖ２）以下になると、二値電圧出力回路１３ｂの動作によって、コンパレータ１１ｂにおける出力が、一定クロックの間、１クロック毎に反転するように、閾値電圧（−Ｖ１）が変化する。 - 特許庁

When an analog input voltage Vin becomes equal with or higher than a reference voltage (+V2), a threshold voltage (+V1) is varied so as to invert output in a comparator 11a for each clock during fixed clocks by operating a binary voltage output circuit 13a.例文帳に追加

アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、二値電圧出力回路１３ａの動作によって、コンパレータ１１ａにおける出力が、一定クロックの間、１クロック毎に反転するように、閾値電圧（＋Ｖ１）が変化する。 - 特許庁

A reference signal is produced with a CLOCK signal of a prescribed frequency and a control signal formed with a binary signal composed of two values of (0, 1) controlling a level transition state, a driving signal of the analogue signal is produced by a pulse width modulation of the reference signal.例文帳に追加

所定周波数のＣＬＯＣＫ信号と、レベルの遷移状態を制御する、［０，１］の２値からなる制御信号に基づいて基準信号を生成し、該基準信号をパルス幅変調することにより、アナログ信号の駆動信号を生成する。 - 特許庁

The signal analyzer comprises a phase demodulator 32 which receives a serial binary input signal and continuously generates edge position data signals representing shift positions of this serial binary input signal, and a decimeter 39, coupled through an anti-aliasing filter 36 to the phase demodulator, for generating phase data from the edge position data signals synchronously with a system clock signal and asynchronously with the generation of edges.例文帳に追加

シリアル２進入力信号を受け、このシリアル２進入力信号の遷移位置を表すエッジ位置データ信号を連続的に発生する位相復調器３２と；アンチエリアシング・フィルタ３６を介して位相復調器に結合され、システム・クロック信号に同期して且つエッジの発生と非同期にエッジ位置データ信号から位相データを発生するデシメータ３９とで構成する。 - 特許庁

An output (pulse density modulation binary data sequence) pdm_-out of the threshold processing circuit 240 is digitized by an analog/digital converter 250 for each clock of a delta/sigma modulation circuit 110 and afterwards fed back to the subtraction circuit 220 as a digital feedback signal ad_-out.例文帳に追加

閾値処理回路２４０の出力（パルス密度変調バイナリデータシーケンス）ｐｄｍ＿ｏｕｔは、デルタシグマ変調回路１１０の１クロック毎に、アナログ・デジタルコンバータ２５０によってデジタル化された後、デジタルフィードバック信号ａｄ＿ｏｕｔとして、減算回路２２０にフィードバックされる。 - 特許庁

To provide a method for driving a thermal head in which high speed and/or high gray scale print can be ensured without increasing the data transfer clock frequency significantly using a thermal head mounting an inexpensive binary on/off drive IC employed commonly in FAX, and the like.例文帳に追加

ＦＡＸなどで多用されている安価なオン・オフ２値用のドライブＩＣを実装したサーマルヘッドを用いて、データ転送クロックの周波数をあまり高くしなくとも高速または／および高階調に印画可能なサーマルヘッド駆動方法を提供すること。 - 特許庁