「CPU Bus Unit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A data processor 1 has a bus controller 6 for performing control for external bus access in response to the request of a central processing unit(CPU) 3.例文帳に追加

データプロセッサ（１）は、中央処理装置（３）の要求に応答して外部バスアクセスのための制御を行うバスコントローラ（６）を有する。 - 特許庁

To reduce the load of command issue on a central processing unit(CPU) when an initiator function of SBP-2(serial bus protocol-2) is actualized.例文帳に追加

ＳＢＰ−２（serial bus protocol - 2）のイニシエータ機能を実現するうえで、コマンド発行の際の中央処理ユニット（ＣＰＵ）の負担を軽減する。 - 特許庁

The bus system comprises: a CPU unit to execute a program; one or more IO units; and a bus to perform the data transfer.例文帳に追加

バスシステムは、プログラムを実行するＣＰＵユニットと、１つ以上のＩＯユニットと、データ転送を行うバスとを備える。 - 特許庁

An IC chip 100 is provided with a central processing unit(CPU) 20, a memory 30 to be controlled by the CPU 20 and a bus 40.例文帳に追加

ＩＣチップ１００は、中央処理装置（ＣＰＵ）２０と、ＣＰＵ２０により制御されるメモリ３０と、バス４０とを有する。 - 特許庁

A CPU unit 11, a communication unit 12 and an input/output unit 13 are connected through an internal bus.例文帳に追加

ＣＰＵユニット１１と、通信ユニット１２と、入出力ユニット１３とが、内部バスを介して接続される。 - 特許庁

The microcomputer unit 40 is constituted of a central processing unit (CPU) 42 and a data bus 56 for transmitting data to the CPU 42, and the counter 26 is configured capable of outputting the counted values to the data bus 56.例文帳に追加

マイコン部４０は、中央処理装置（ＣＰＵ）４２と、ＣＰＵ４２にデータを転送するためのデータバス５６とを含み、カウンタ２６は、データバス５６にカウント値を出力可能に構成される。 - 特許庁

Such notification is performed by sending the electricity disconnection information through an I/O bus when the CPU device is started, and performed by inputting a rest signal to a CPU reset port provided in the CPU unit when the CPU device performs operation that cyclically performs processing.例文帳に追加

係る通知は、起動時はＩ／Ｏバスを介して電断情報を送ることにより行い、サイクリックに処理を実行する運転時はＣＰＵユニットに設けたＣＰＵリセットポートへリセット信号を入力することにより行う。 - 特許庁

The highly functional I/O unit and the I/O unit are connected through a system bus 17 whose system is different from that of a system bus 16 from the CPU unit, and the highly functional I/O unit is communicatively connected through the system 16 to the CPU unit.例文帳に追加

高機能Ｉ／ＯユニットとＩ／Ｏユニットは、ＣＰＵユニットからのシステムバス１６とは別系統のシステムバス１７で接続されるとともに、高機能Ｉ／Ｏユニットはシステムバス１６を介してＣＰＵユニットと通信可能となる。 - 特許庁

A video module unit 42 mounted on a television receiver 2100 includes a CPU 13, a plurality of hardware engines 21, 22, 23 and 24 which are each connected to the CPU through a CPU local bus and implement function different from one another, a general-purpose bus for transmitting a signal to the video information device, and a bus bridge for connecting the local bus to the general-purpose bus.例文帳に追加

テレビジョン受像装置２１００に搭載される映像モジュールユニット４２は、ＣＰＵ１３と、該ＣＰＵにローカルバスを介してそれぞれ接続され互いに異なる機能を実行する複数のハードウェアエンジン２１，２２，２３，２４と、映像情報装置との間で信号を伝送するための汎用バスと、前記ローカルバスと前記汎用バスとを接続するバスブリッジとを含む。 - 特許庁

A CPU unit 11 and a unit 12 which constitute the PLC 10 are connected together by a bus and can transfer data to each other.例文帳に追加

ＰＬＣ１０を構成するＣＰＵユニット１１とユニット１２はバス接続され、互いにデータ転送が可能となる。 - 特許庁

The CPU 10 can employ a configuration in which the data bus 91 for transmitting moving video information processed by the CPU 15 is separated from the data bus 92 for transmitting moving video information compressed by the compression expansion unit 16.例文帳に追加

ＣＰＵ１５により画像処理された動画情報を伝送するデータバス９１と圧縮伸長部１６により圧縮処理された動画情報を伝送するデータバス９２とを切り離す構成を採ることができる。 - 特許庁

To correctly write the information of a bus cycle in a monitoring memory without delaying the bus cycle of a common bus executed by a master unit driven by a high speed CPU clock.例文帳に追加

高速なＣＰＵクロックで動作するマスタユニットが実行する共通バス上のバスサイクルを遅延させることなく、バスサイクルの情報を正しくモニタ用メモリに書き込むことを可能とする。 - 特許庁

When the parallel operations of the CPU 2 and the RAM-FIFO unit 3 are performed, the first bus B1 and the third bus B3 are separated by the bus bridges BB1, BB2.例文帳に追加

そして、ＣＰＵ２とＲＡＭ−ＦＩＦＯユニット３とを並行動作させる際には、バスブリッジＢＢ１，ＢＢ２によって第１バスＢ１と第３バスＢ３とを分離させて並行処理を行う。 - 特許庁

In this semiconductor integrated circuit device 1, a first bus B1 used in the processing of the CPU 2 and a third bus B3 used in data transferring processing by a RAM-FIFO unit 3 are connected through bus bridges BB1, BB2.例文帳に追加

半導体集積回路装置１には、ＣＰＵ２の処理に用いられる第１バスＢ１と、ＲＡＭ−ＦＩＦＯユニット３などのデータ転送処理に用いられる第３バスＢ３とは、バスブリッジＢＢ１，ＢＢ２を介して接続されている。 - 特許庁

The CPU unit is configured to, after setting a fixed bus access time as the bus access time (S1), detect the number of the IO units connected to the bus (S2 to S5).例文帳に追加

ＣＰＵユニットは、バスアクセスタイムに固定バスアクセスタイムを設定した後（Ｓ１）、バスに接続されている接続ＩＯユニット数を検出する（Ｓ２〜Ｓ５）。 - 特許庁

And the CPU unit 11 is configured to read out a value of the bus access time corresponding to the detection value of the number of the connected IO units from the register for setting the bus access time (S6), and then, change the bus access time to the read value (S7).例文帳に追加

そして、ＣＰＵユニット１１は、接続ＩＯユニット数の検出値に応じたバスアクセスタイムの値をバスアクセスタイム設定用レジスタから読出し（Ｓ６）、バスアクセスタイムを読出した値に変更する（Ｓ７）。 - 特許庁

To speed up processing in a master unit by eliminating a waste time generated in the master unit which cannot acquire the control right of a common bus by a bus adjustment in an interruption response cycle in a multi-CPU system.例文帳に追加

マルチＣＰＵシステムにおける割り込み応答サイクルでのバス調停により、共通バスの制御権を獲得できなかったマスタユニットにおいて発生する無駄な時間を無くし、マスタユニットでの処理を高速化する。 - 特許庁

By a bus line 27 of the RS-485 standard connected with the CPU, the back part unit 7, the leg part unit 21 and the remote-control device are also bus-connected and communication is performed by a common communication transmitting path.例文帳に追加

ＣＰＵが接続されたＲＳ−４８５規格のバスライン２７によって背部ユニット７，脚部ユニット２１及びリモコンもバス接続され、共通の通信伝送路によって通信が行われる。 - 特許庁

The three bus conversion units 6 are cascade-connected via respective input I/F parts 52, 56, and an updating CPU unit 2a of the B plant controller 2 is connected to the input I/F part 52 of the rightmost bus conversion unit 6.例文帳に追加

３台のバス変換ユニット６は各入力Ｉ／Ｆ部５２，５６を介してカスケード接続し、最右方のバス変換ユニット６の入力Ｉ／Ｆ部５２に更新用の乙プラントコントローラ２のＣＰＵ装置２ａを接続する。 - 特許庁

There is provided an information processor in which a CPU 10 and an audio processing unit 20 are coupled by a bus.例文帳に追加

ＣＰＵ１０とオーディオ処理ユニット２０とがバスで結合された情報処理装置を提供する。 - 特許庁

This RFID unit 34 to be a target of simulation is connected to the CPU 32 by a serial communication bus.例文帳に追加

エミュレーションの対象となる当該ＲＦＩＤ部３４はシリアル通信バスによりＣＰＵ３２と接続される。 - 特許庁

The controller is constituted by daisy chain-connecting a CPU unit 20 as the master and units 30, 40 constituting slaves to a system bus 11.例文帳に追加

マスタとなるＣＰＵユニット２０と、スレーブを構成するユニット３０，４０がシステムバス１１にデジチェーン接続されて構成される。 - 特許庁

The main control unit 11 has a main CPU 41 and a communication monitor part 42 for monitoring the communication level in the data bus 21.例文帳に追加

メインコントロールユニット１１には、メインＣＰＵ４１と、データバス２１内の通信量を監視する通信量監視部４２が設けられている。 - 特許庁

To provide a semiconductor integrated circuit by which the load of a CPU (Central Processing Unit) is reduced by transiting a bus state.例文帳に追加

バスの状態を遷移させることにより、ＣＰＵの負荷を低減することができる半導体集積回路を提供する。 - 特許庁

When the CPU unit acquires the electricity disconnection information through the I/O bus, the CPU unit can transmit the electricity disconnection information, etc., to a tool or the like by performing only the peripheral processing.例文帳に追加

ＣＰＵユニットは、Ｉ／Ｏバスを介して電断情報を取得した場合、周辺処理のみを実行することにより、ツール等へ電断情報等を伝達可能にした。 - 特許庁

The internal interface part 130 has a first bus 191 connected with an internal CPU 113, a second bus 192 connected with an external CPU 201 through an interface unit 143, and selection circuits 131-136 which select each connection of the plurality of circuits 121-126 with the first bus 191 or the second bus 192.例文帳に追加

内部インターフェース部１３０は、内部ＣＰＵ１１３に接続する第１バス１９１と、インターフェースユニット１４３を介して外部ＣＰＵ２０１に接続する第２バス１９２と、第１バス１９１または第２バス１９２への処理回路１２１〜１２６の各々の接続を選択する選択回路１３１〜１３６を有する。 - 特許庁

A CPU unit communicates with the bus I/F 61 of this end cover 6 in start-up or at prescribed time intervals, and reads end cover peculiar information 621 of the register 62 for the bus function to confirm the presence/absence of the end cover 6.例文帳に追加

ＣＰＵユニットは起動時または所定の時間間隔でエンドカバー６のバスＩ／Ｆ６１と通信を行って、バス機能用レジスタ６２のエンドカバー固有情報６２１を読み取ることでエンドカバー６の有無を確認する。 - 特許庁

A CPU device 2a of a plant controller 2 is connected to an input I/F part 52 of the right bus converting unit 5, and connected to the central and the left bus converting units 52 through an output I/F part 56.例文帳に追加

また、乙プラントコントローラ２のＣＰＵ装置２ａは、右方のバス変換ユニット５の入力Ｉ／Ｆ部５２に接続されるとともに、出力Ｉ／Ｆ部５６を介して中央及び左方のバス変換ユニット５２にも接続されている。 - 特許庁

To improver performance of data transfer in a data transfer unit carrying out data transfer between an external apparatus connected via a bus of IEEE1394 or the like, and a work memory connected to a CPU bus.例文帳に追加

ＩＥＥＥ１３９４などのバスを介して接続された外部機器とＣＰＵバスに接続されたワークメモリとの間のデータ伝送を行うデータ伝送装置について、データ伝送のパフォーマンスを向上する。 - 特許庁

This controller comprises duplicated first and second CPU units 11, 12, and a duplex unit 20 performing bus control between both CPU units and the switching of a control system and a standby system.例文帳に追加

二重化された第１，第２ＣＰＵユニット１１，１２と、両ＣＰＵユニット間のバス制御や、制御系／待機系の切り替えなどを行うデュプレックスユニット２０とを備えている。 - 特許庁

The control is thereafter made incapable from the CPU units 1a, 1b by opening and closing switching means built in the bus conversion units 6, and the plant is controlled by the updating CPU unit 2a.例文帳に追加

その後、バス変換ユニット６に内蔵された開閉切替手段にて、ＣＰＵ装置１ａ，１ｂからは制御不可能にするとともに、更新用のＣＰＵ装置２ａにてプラントの制御を行うようにし、更新する。 - 特許庁

To achieve this, data on a data transfer bus (DATA_XFER) from the CPU to the FPU is snooped, and a cancellation request is notified to the CPU when it is detected at a data check unit (31), thereby inhibiting execution of the FPU operation.例文帳に追加

これを実現するのに、ＣＰＵからＦＰＵへのデータ転送（ＤＡＴＡ＿ＸＦＥＲ）バス上のデータをスヌープし、データチェック部（３１）で検出した際、ＣＰＵにキャンセル要求を通知し、ＦＰＵ演算実行を抑止する。 - 特許庁

In this picture display system, a display device displaying a color picture based on picture data, a frame memory storing the picture data, a peripheral circuit and a CPU (central processing unit) are connected via a CPU bus.例文帳に追加

画像表示システムにおいて、画像データに基づいてカラー画像を表示する表示装置と、前記画像データを記憶するフレームメモリと、周辺回路と、ＣＰＵとがＣＰＵバスを介して接続されている。 - 特許庁

The machine language data is read through an external bus IF5 and carried out by the CPU 4 to generate a test pattern to the memory chip 2 through a memory IF 6, and the CPU 4 carries out the unit test of the memory chip 2.例文帳に追加

そして、この機械語データをＣＰＵ４が外部バスＩＦ５を介して読み込んで実行し、メモリＩＦ６を介してメモリチップ２へテストパターンを発生させ、ＣＰＵ４がメモリチップ２の単体検査を実施する。 - 特許庁

Besides, data transferred from a CPU 10 through a back plane bus 19 are converted into data for field bus corresponding to operation data sent to an operating terminal 6A for analog signal by an analog signal by the signal converting part of an operating terminal connection unit FBS-AO 15 for field bus.例文帳に追加

またフィールドバス用操作端末接続ユニットＦＢＳ−ＡＯ１５の信号変換部で、バックプレーンバス１９を介してＣＰＵ１０から転送されたデータを、アナログ信号用操作端末６Ａへアナログ信号で送出される操作データに対応するフィールドバス用データへ変換する。 - 特許庁

This information processing system is constituted so as to control, by a bus controller 3, the data bus 4 consisting of a plurality of unit data buses each of which is capable of independently transferring data to a plurality of the bus masters of a CPU 1 and a DMAC 2.例文帳に追加

この発明は、ＣＰＵ１、ＤＭＡＣ２の複数のバスマスタに対して、バスコントローラ３によりそれぞれの独立してデータ転送が可能な複数の単位データバスからなるデータバス４を分割制御するように構成される。 - 特許庁

When a CPU(Central Processing Unit) 37 executes a module PM-1 with concealment, while the CPU 37 accesses to an internal memory 32, a switch circuit 34 and a selective circuit 36 are made into non-connected states so as to intercept an access from the outside of a semiconductor chip 31 to a CPU data bus 40.例文帳に追加

ＣＰＵ３７が、秘匿性のあるモジュールＰＭ＿１を実行する場合に、ＣＰＵ３７が内部メモリ３２にアクセスしている間、スイッチ回路３４および選択回路３６を非接続状態にして、半導体チップ３１の外部からＣＰＵデータバス４０へのアクセスを遮断する。 - 特許庁

In an I/O control device 14, a bus monitoring clock control part 25 monitors a bus access signal of a sub CPU (Central Processing Unit) 22, and individually designates and controls a frequency of an operation clock supplied to each part inside the I/O control device 14 and the sub CPU 22 from a clock generator based on a monitoring result of the bus access signal.例文帳に追加

Ｉ／Ｏ制御用デバイス１４は、バス監視クロック制御部２５が、サブＣＰＵ２２のバスアクセス信号を監視し、該バスアクセス信号の監視結果に基づいて、クロックジェネレータからサブＣＰＵ２２及びＩ／Ｏ制御用デバイス１４内の各部に供給される動作クロックの周波数を個別に指定制御する。 - 特許庁

The computer with the memory map unit converting the bus and the address spaces separating the external bus address space into multi- regions becomes eligible to access any external bus address space from the region set in CPU address space with its scheme of because the computer has a means acquiring the region information including its address based upon a means keeping region information mapping a address.例文帳に追加

外部バスアドレス空間を複数の領域に分割し、アドレスとバスを変換するメモリマップユニットを有する計算機が、現在アドレスを写像する領域情報を保持する手段とアドレスから、そのアドレスを含む領域情報を取得する手段を有することによりCPUアドレス空間に設定した領域から任意の外部バスアドレス空間にアクセスすることを可能にする。 - 特許庁

A CPU unit 10 accesses the common memories through a common bus 101 and a supervisory control unit 40 performs supervisory control such as in-use/standby control over memory units 20 and 30 through a supervisory control bus 401.例文帳に追加

ＣＰＵユニット１０は、共有メモリに対し共通バス１０１を介してアクセスし、監視制御ユニット４０は、各メモリユニット２０、３０に対し監視制御バス４０１を介して現用／予備の切り替え制御などの監視制御を実行する。 - 特許庁

The CPU 10 is provided with a bus interface 11, a control unit 12, a command cache 13a, a data cache 13b, a secondary cache 13c, a command decoder 14, a computing unit 15, and a register group 16.例文帳に追加

ＣＰＵ１０は、バスインターフェース１１、制御ユニット１２、命令キャッシュ１３ａ、データキャッシュ１３ｂ、２次キャッシュ１３ｃ、命令デコーダ１４、演算ユニット１５およびレジスタ群１６を備えている。 - 特許庁

A telephony adaptor 22 specifies a transmitter number which made a call to a telephone set 21 through a telephone line and outputs it to a CPU (central processing unit) 11 through an I/F (interface) 16 and a bus line 17.例文帳に追加

テレフォニーアダプタ２２は電話回線を介して電話機２１にかかってくる発信者番号を特定しＩ／Ｆ（InterFace）１６、バスライン１７を介してＣＰＵ(Central Processing Unit)１１に出力する。 - 特許庁

The CPU unit communicates with the bus I/F 61 of the end cover 6 at prescribed time intervals, writes prescribed failure diagnostic data into the bus failure-diagnosing register 63, thereafter reads the failure diagnostic data from the bus failure-diagnosing register 63, and compares the previously stored failure diagnostic data and the read failure diagnostic data to diagnose failure of a bus.例文帳に追加

また、ＣＰＵユニットは所定の時間間隔でエンドカバー６のバスＩ／Ｆ６１と通信を行ってバス故障診断用レジスタ６３に所定の故障診断データを書き込み、その後バス故障診断用レジスタ６３から故障診断データを読み出し、予め記憶された故障診断データと読み出した故障診断データとを比較することでバスの故障を診断する。 - 特許庁

In the storage system 1, a server 2 and an external input and output port 10 of a semiconductor storage unit 4 are connected with a system bus 2c such as a peripheral bus, memory bus, internal bus, etc., which connects CPU 2a, memory 2b, etc., extending outside as a high speed serial interface 3 which does not convert protocol.例文帳に追加

このストレージシステム１は、サーバ２と半導体ストレージ装置４の外部入出力ポート１０とを、サーバ２内のＣＰＵ２ａ，メモリ２ｂ等を接続する周辺バス，メモリバス，内部バス等のシステムバス２ｃを外部に延長してプロトコル変換を行わない高速のシリアルインタフェース３として接続したものである。 - 特許庁

Based on an instruction from a debugger 3, an OCD 5 controls the execution of a program of the CPU 4 and transmission of a signal on the internal master bus 18, and outputs first trace information generated by tracing the signal flowing in the internal master bus 18 to a monitoring control unit 2.例文帳に追加

ＯＣＤ５は、デバッガ３からの指示に基づいて、ＣＰＵ４のプログラム実行および内部マスタバス１８上の信号の伝送を制御するとともに、内部マスタバス１８を流れる信号をトレースして生成した第１のトレース情報として監視制御装置２へ出力する。 - 特許庁