「FIFO buffer」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The image data compression apparatus includes: an FIFO buffer section 30 for buffering quantized data by a plurality of frames; a quantization section 20 for quantizing image data; a coded data generating section 40 for generating coded data resulting from coding quantized data read from the FIFO buffer section 30 asynchronously with writing of data; and a rate control section 50 for controlling a data size of the coded data by changing quantization steps.例文帳に追加

画像データを量子化する量子化部２０と、複数フレーム分の量子化データがバッファリングされるＦＩＦＯバッファ部３０と、書き込みと非同期でＦＩＦＯバッファ部３０から読み出した量子化データを符号化した符号化データを生成する符号化データ生成部４０と、量子化ステップを変化させて符号化データのデータサイズを制御するレートコントロール部５０とを含む。 - 特許庁

A trace memory 18 capable of tracing all bus cycles and a FIFO buffer memory 19 for external trace memory are embedded in an emulation chip 1 with a processor 11, data to be stored in an external trace memory 7 is stored in the buffer memory 19 due to an asynchronously generated event.例文帳に追加

プロセッサ１１を備えるエバチップ１内に、、全バスサイクルをトレース可能なトレースメモリ１８と外部トレースメモリ用ＦＩＦＯバッファメモリ１９を内蔵し、非同期的に発生するイベントにより、外部トレースメモリ７へ格納するデータをバッファメモリ１９に格納する。 - 特許庁

In the FIFO system buffer device 161 of different input and output transfer bit numbers, a controller 310 jumps input and output pointers according to given conditions after data transfer of a given unit (for example, sector unit) to a buffer memory part 300.例文帳に追加

入出力転送ビット数の異なるＦＩＦＯ方式のバッファ装置１６１において、コントローラ３１０は、バッファメモリ部３００に対する所定単位（例えばセクタ単位）のデータ転送終了後に、入出力ポインタを所定の条件に従ってジャンプさせる。 - 特許庁

A reading control section 40 updates output-phase information composed of the (m) bits, and supplies the FIFO buffer 10 with the bit row composed of the high-order (j) bit in the output-phase information as the reading address.例文帳に追加

読み出し制御部４０は、ｍビットからなる出力位相情報を更新し、出力位相情報における上位ｊビットからなるビット列を読み出しアドレスとしてＦＩＦＯ１０に供給する。 - 特許庁

At this time, a plurality of buffer memories constituted as FIFO memories is provided and the load of the interface of a transmission-side control unit is lightened by shifting the data to be transmitted at every fetching operation.例文帳に追加

その際、ＦＩＦＯメモリとして構成された複数のバッファメモリが設けられ、送信すべきデータが１回のフェッチごとにシフトされ、送信側の制御ユニットのインタフェースの負荷が軽減される。 - 特許庁

The frame analysis processing part 21 performs CRC verification of a frame received from a lower layer, and writes an analysis result in the analysis result data storing part 22 and writes a packet in the FIFO buffer memory 23.例文帳に追加

フレーム解析処理部２１は、下位レイヤから受け取ったフレームのＣＲＣ検証等を行い、解析結果を解析結果データ格納部２２に書き込むとともに、パケットをＦＩＦＯバッファメモリ２３に書き込む。 - 特許庁

The TCP/IP reception processing circuit 5 is provided with a frame analysis processing part 21, an analysis result data storing part 22, an FIFO buffer memory 23, a DMA control part 24 and a DMA processing part 25.例文帳に追加

このＴＣＰ／ＩＰ受信処理回路５は、フレーム解析処理部２１と、解析結果データ格納部２２と、ＦＩＦＯバッファメモリ２３と、ＤＭＡ制御部２４と、ＤＭＡ処理部２５とを具備する。 - 特許庁

A plurality of predetermined instructions buffered in a FIFO buffer are decoded during a second processor cycle, and dispatched during a third processor cycle, and the plurality of instructions are simultaneously executed by a plurality of function units.例文帳に追加

ＦＩＦＯバッファにバッファリングされた複数の所定命令を、第２のプロセッササイクル中にデコードし、第３のプロセッササイクル中にディスパッチし、複数の機能ユニットによって、複数命令を同時に実行する。 - 特許庁

When the data transfer device issues a bus request to the host bus and acquires bus use right, the address and data are taken out from the FIFO buffer of the external memory 150 and written in a device on the host bus.例文帳に追加

そして、データ転送装置がホストバスへのバスリクエストを出して、バス使用権を取得したら、外付けメモリ１５０のＦＩＦＯバッファからアドレスとデータを取り出してホストバス上のデバイスへ書き込みを行う。 - 特許庁

The voice packet transmitted to the fluctuation absorber 40 is stored in a LAN control section 43, and voice data is retrieved from the voice packet and is written to an FIFO receive buffer 45.例文帳に追加

音声通信ゆらぎ吸収装置４０に送られた音声パケットは、ＬＡＮ制御部４３に格納され、該音声パケットから音声データが取出されてＦＩＦＯ方式の受信バッファ４５に書込まれる。 - 特許庁

When the monitoring frame FR_-MNT is read from the FIFO buffer 200, expectation information is generated from information on the frame added to the head of the read monitoring frame FR_-MNT, the expectation information is compared with the information on the frame included in the frame FR in the read monitoring frame FR_-MNT, and the coincidence/non-coincidence of both the information is determined.例文帳に追加

監視用フレームFR_MNTをFIFOバッファ200から読み出した時、読み出した監視用フレームFR_MNTの先頭に付加されているフレームに関する情報から期待情報を生成すると共に、この期待情報と読み出した監視用フレームFR_MNT中のフレームFRに含まれるフレームに関する情報とを比較して両者の一致/不一致を判定する。 - 特許庁

An engine interface unit 15 incorporates a FIFO memory, for example, as an image buffer memory, the transfer state of image data is reported through this FIFO memory to a bus arbitrating circuit 16 and the bus arbitrating circuit 16 varies the priority concerning the bus use of a data transfer processing circuit provided in a device to become a bus master.例文帳に追加

エンジンインタフェースユニット１５に画像バッファメモリとして、例えばＦＩＦＯメモリを内蔵させ、このＦＩＦＯメモリを介して画像データの転送状態をバス調停回路１６に通知し、バス調停回路１６が、バスマスタとなる装置が持つデータ転送処理回路のバス使用に関する優先度を可変とする。 - 特許庁

In reading the data, it is calculated how many bites of data are read from the buffer memory 1a by counting the number of reading times by using a reading counter 3a, and the empty bit of the FIFO block register, which becomes an object when all the data of FIFO block being accessed are read, is set empty.例文帳に追加

データの読み出しを行う時、読み出しカウンタ３ａを用いて読み出しをおこなった回数をカウントしてバッファメモリ１ａから何バイトのデータを読み出したかを算出し、アクセスをおこなっているＦＩＦＯブロックのデータがすべて読み出されると対象となるＦＩＦＯブロックレジスタのＥＭＰＴＹビットをＥＭＰＴＹに設定する。 - 特許庁

In a receiving controlling part 11 of a printing controller 10, in the case image data included in a printing command are judged to be uncompressed data of a certain size or more by an identifying part 112, a writing operation is executed directly for the image buffer 8 from the FIFO 20 by a transmission line determining part 113.例文帳に追加

プリントコントローラ１０の受信制御部１１では、その、印刷命令に含まれるイメージデータが非圧縮のものであって、且つ一定以上の大きさのデータであると識別部１１２により判断された場合、伝送路決定部１１３によって FIFO ２０からイメージバッファ８に対して直接書き出しを行なわせる。 - 特許庁

To provide a frame buffer management circuit for accelerating and improving efficiency in managing a memory shared individual FIFO type buffer which realizes fair reading of a variable length frame in the quantity of bands to be used and a delay time, rather than managing components in a link structure.例文帳に追加

可変長フレームに対して、帯域使用量および遅延時間の点で公平な読出しを実現するメモリ共用の個別ＦＩＦＯ型バッファについて、構成要素をリンク構造によって管理するよりも高速化かつ効率化するフレームバッファ管理回路を提供する。 - 特許庁

A writing control section 30 updates input-phase information composed of (m) bits, and supplies the FIFO buffer 10 with a bit row composed of a high-order (j) bit (j<m) in the input-phase information as the writing address.例文帳に追加

書き込み制御部３０は、ｍビットからなる入力位相情報を更新し、入力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を書き込みアドレスとしてＦＩＦＯ１０に供給する。 - 特許庁

The no dead time acquisition system has a variable record length buffer 22 having a maximum record length equal to a maximum desired pre-trigger interval, and has a trigger FIFO 36 and a timer 34 for delaying the related trigger event.例文帳に追加

ノー・デッド・タイム・アクイジション・システムは、最大所望プリ・トリガ期間に等しい最大レコード長を有する可変レコード長バッファ２２と、関係するトリガ・イベントを遅延するトリガＦＩＦＯ３６及びタイマ３４を有する。 - 特許庁

As buffer memories, memories 107A and 107B are provided and simultaneously with transfer from a FIFO 109 to one of memories 107A and 107B, data are transferred from the other memory to an internal memory 102 provided inside a processor 100.例文帳に追加

バッファメモリとしてメモリ１０７Ａ、１０７Ｂを設け、ＦＩＦＯ１０９からメモリ１０７Ａ、１０７Ｂの一方への転送と同時に他方からプロセッサ１００内に設けた内部メモリ１０２へのデータ転送を行う。 - 特許庁

An execution pipeline is constituted of respective processing blocks for encoding images and respective processing blocks and an external memory for transferring data in each macro block are unitarily constituted to monitor an FIFO buffer 13 for a variable length decoding part 12.例文帳に追加

画像復号を行う各処理ブロックにより実行パイプラインを構成し、各処理とマクロブロック毎にデータ転送を行う外部メモリを一元化し、可変長復号化部１２のためのＦＩＦＯバッファ１３を監視する。 - 特許庁

To realize reliable data transfer by maintaining matching of input and output pointers, especially without structural complexity, in a first-in, first-out (FIFO) system buffer device used, for example, in a disk controller.例文帳に追加

例えばディスクコントローラなどに使用するＦＩＦＯ方式のバッファ装置において、特に構成の複雑化を招くことなく、入出力ポインタの整合性を維持して、確実なデータ転送を実現することにある。 - 特許庁

Setting information obtained from a control panel 14 or a communication part 15 through a network cable 40 is stored in a RAM 13 and simultaneously, order information for showing an accepted order is registered in a FIFO buffer 13a.例文帳に追加

操作パネル１４から、又はネットワークケーブル４０を介して通信部１５から取得した設定情報をＲＡＭ１３に保存し、併せて、受け付けた順序を示す順序情報をＦＩＦＯバッファ１３ａに登録する。 - 特許庁

Since the data can be read from the FIFO buffer 11 even if all the bits of the address signal AD do not match, a plurality of continuous data can be read from a CPU or a DMA controller.例文帳に追加

アドレス信号ＡＤの全ビットが一致しなくてもＦＩＦＯバッファ１１からデータを読み出すことができるので、ＣＰＵやＤＭＡコントローラから連続する複数のデータを効率良く読み出すことができる。 - 特許庁

Image data VDATA provided to an input processor 11A are passed through a filter 12, stored in an FIFO buffer 13, then read out sequentially from an output section 14A, and transferred to the outside.例文帳に追加

入力処理部１１Ａに与えられた画像データＶＤＡＴＡは、フィルタ１２でフィルタ処理が施されてＦＩＦＯバッファ１３に格納された後、出力部１４Ａから順次読み出されて外部へ転送される。 - 特許庁

Although the data writing speed to the hard disk 24 is fluctuated and may be below the data transfer speed of the input data, overrun of the input data can be prevented by the combination of the hardware FIFO of the input buffer circuit 14 and the software FIFO by the system memory 20 even if the the writing speed of the hard disk drops, and stable long-time data recording can be performed.例文帳に追加

ハードディスク２４へのデータ書き込み速度は変動し、入力データのデータ転送速度を下回ることがあるが、入力バッファ回路１４のハードウェアＦＩＦＯと、システム・メモリ２０によるソフトウェアＦＩＦＯの組み合わせで、ハードディスクの書き込み速度低下時も入力データのオーバーランが起こらず、安定した長時間データ記録が可能になる。 - 特許庁

To provide communications equipment, capable of avoiding omissions of valid buffer pointers, efficiently minimizing the circuit constitution by managing buffer pointers for respective destinations, and providing an FIFO memory between the transmitting part of communications equipment and a cross connect device connected to the route side in a routing technique.例文帳に追加

ルーティング技術において、相手宛先ごとにバッファポインタを管理しまた通信装置の送信部分と方路側に接続されたクロスコネクト装置との間にＦＩＦＯメモリを設けることにより、有効なバッファポインタの欠落を回避し、回路構成を効率化かつ最小化し、スムーズな通信が行なえる通信装置を提供する。 - 特許庁

To provide a network telephone set in which received packets whose order of arrival is replaced can be relocated in the right order as much as possible before storing the received packets in a FIFO type jitter absorbing buffer.例文帳に追加

この発明は、ＦＩＦＯ型ジッタ吸収バッファに受信パケットを格納する前に、到達順序が入れ替わった受信パケットをできるだけ正しい順序に並べ替えることができるネットワーク電話機を提供することを目的とする。 - 特許庁

A data buffer memory 15 is provided with a first storage area to store stream data and a second storage area to store the picture data, and inputs and outputs the stream data between the first storage area and a CPU 10 in a FIFO system.例文帳に追加

データバッファメモリ１５は、ストリームデータを記憶する第１の記憶領域と、ピクチャデータを記憶する第２の記憶領域とを有し、第１の記憶領域とＣＰＵ１０との間でＦＩＦＯ方式でストリームデータを入出力する。 - 特許庁

Where a first control unit 10 operates as an active system, and a second control unit 20 operates as a standby system, a controller 14 outputs the data to be transferred to the second control unit 20 to the buffer memory 16 of an FIFO system.例文帳に追加

第一の制御ユニット１０がアクティブ系、第二の制御ユニット２０がスタンバイ系として動作する場合、コントローラ１４は、第二の制御ユニット２０へ転送すべきデータをＦＩＦＯ方式のバッファメモリ１６に出力する。 - 特許庁

To provide a substrate buffer device having high housing efficiency and a small space enabled in fast-in-fast-out (FIFO) for temporarily housing and storing a color filter, a printed board, a glass substrate and a glass substrate in the middle of a process.例文帳に追加

カラーフィルタ、プリント基板、ガラス基板及び工程途中のガラス基板を一時的に収納、保管するための、ファースト・イン・ファースト・アウト（ＦＩＦＯ）が可能で、且つ、高い収納効率と小スペースな基板バッファ装置を提供する。 - 特許庁

These pieces of data are inputted to a data output part 243 via an FIFO buffer 242 to detect FFh in the part 243 and to detect FFh of data except for FFh included in the marker based on marker position information.例文帳に追加

これらのデータを、ＦＩＦＯバッファ２４２を介してデータ出力部２４３に入力し、データ出力部２４３においてＦＦｈを検出し、マーカ位置情報に基づいてマーカに含まれるＦＦｈ以外のデータのＦＦｈを検出する。 - 特許庁

When a read request signal RQ is output from the data processor 2, a read control signal RE is output from an AND 14 to the FIFO buffer 11 and the oldest data is read as read data RD.例文帳に追加

更に、データ処理装置２から読み出し要求信号ＲＱが出力されると、ＡＮＤ１４からＦＩＦＯバッファ１１に読み出し制御信号ＲＥが出力され、一番古いデータが読み出しデータＲＤとして読み出される。 - 特許庁

In accordance with continuous instruction sequence indexes stored in the FIFO type buffer 101, an instruction determination unit 102 selects the microcodes 112 corresponding to the continuous number of the instruction sequence indexes 107 from the microcodes 112.例文帳に追加

命令判断ユニット１０２は、ＦＩＦＯ型バッファ１０１に記憶された連続する命令シーケンスインデクスに対応して、マイクロコード１１２から、命令シーケンスインデクス１０７の連続する数に対応するマイクロコード１１２を選択する。 - 特許庁

The DMA control part 24 controls the DMA processing part 25 so as to transfer the packet in the FIFO buffer memory 23 to a packet storage area formed in a main memory 9 in accordance with a communication end point being a destination of the packet.例文帳に追加

ＤＭＡ制御部２４は、ＦＩＦＯバッファメモリ２３内のパケットをその宛先である通信端点に対応してメインメモリ９内に形成されたパケット格納領域に転送するように、ＤＭＡ処理部２５を制御する。 - 特許庁

The IP telephone set 10 is provided with a buffer memory 15, for performing the FIFO of RTP packets 60, containing transmission voice or reception voice and an MPU 14 for controlling the transmission and reception of the RTP packets 60, between an IP network 30.例文帳に追加

ＩＰ電話機１０は、送話音声又は受話音声を含むＲＴＰパケット６０を先入れ先出しするバッファメモリ１５と、ＩＰネットワーク３０との間でＲＴＰパケット６０の送受信を制御するＭＰＵ１４とを備える。 - 特許庁

An FIFO buffer 12C is constituted by using respectively independent four RAM modules 12C1, 12C2, 12C3, and 12C4 of an 8-bit width to a data bus of a 32-bit width, and the bus width is converted via a data bus selector.例文帳に追加

３２ビット幅のデータバスに対し、８ビット幅のそれぞれ独立した４つのＲＡＭモジュール１２Ｃ１、１２Ｃ２、１２Ｃ３、１２Ｃ４を用いてＦＩＦＯバッファ１２Ｃを構成し、データバスセレクタを介してバス幅変換を実現する。 - 特許庁

To provide a data transfer system which enables a host device to transmit data less than a free area smaller than an input byte width without stopping the transfer when the free area is available in a buffer of an FIFO and the host device tries to transfer data smaller than the free area.例文帳に追加

ＦＩＦＯ内のバッファに入力バイト幅未満の空きエリアがあり、上位装置がその空きエリアよりも少ない量のデータを転送しようとした場合にも、転送を止めることなく送信できるデータ転送システムを提供する。 - 特許庁

A character to be transmitted to a FIFO buffer memory 4 and a mark character for instructing and controlling transmission completion for an LSI 3 for communication are written through the control of firmware 1 for communication and a CPU 4 on the basis of a transmission instruction of an application.例文帳に追加

アプリケーションの送信指示に基づいて、ＦＩＦＯバッファメモリ４に伝送するキャラクタと通信用ＬＳＩ３に対する送信完了を指示制御するためのマークキャラクタを通信用ファームウェア１及びＣＰＵ２の制御を通じて書き込む。 - 特許庁

Further, the memory controller includes a comparator 4 for comparing the data values stored in the at least two FIFO buffer parts and a control circuit 3 for controlling the delay time of the data strobe signals by using the delay circuit 3 on the basis of the compared result 10 of the comparator 4.例文帳に追加

更に、少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値を比較する比較器４と、比較器４の比較結果１０に基づき、遅延回路３を用いてデータストローブ信号の遅延時間を制御する制御回路３を有する。 - 特許庁

A host bus interface part 8 successively reads the DMA command stored in a DMA command FIFO 16 and DMA transfers the payload stored inside the reception payload buffer 13 to the host bus 4 corresponding to the read DMA command.例文帳に追加

ホストバスインターフェイス部８は、ＤＭＡコマンドＦＩＦＯ１６に蓄積されたＤＭＡコマンドを順次読み出し、当該読み出されたＤＭＡコマンドに従って受信ペイロードバッファ１３内に蓄積されたペイロードをホストバス４に対してＤＭＡ転送する。 - 特許庁

Even if the setting information cannot be set because the communication part 15 is in a restart, the setting information obtained by accepting the setting request is stored in the RAM 13, and simultaneously, the order information is registered in the FIFO buffer 13a.例文帳に追加

また、通信部１５が再起動中のために設定情報を設定できない場合においても、設定要求を受け付けて取得した設定情報をＲＡＭ１３に保存し、併せて、順序情報をＦＩＦＯバッファ１３ａに登録する。 - 特許庁

A cell reception/disassembly part 6 disassembles received cells, stores the payload obtained by disassembly in a reception payload buffer 13 for each VC, and when a prescribed transfer command issuance condition is satisfied, prepares a DMA command for DMA transferring the stored payload and stores the DMA command in a second FIFO buffer as a queue.例文帳に追加

セル受信・分解部６は、受信したセルを分解し、該分解により得られたペイロードをＶＣ毎に受信ペイロードバッファ１３に蓄積し、所定の転送コマンド発行条件が満たされた時に、蓄積されたペイロードをＤＭＡ転送させるためのＤＭＡコマンドを作成し、ＤＭＡコマンドをキューとして第２のＦＩＦＯバッファに蓄積する。 - 特許庁

An FIFO buffer is mounted on each port of the memory control unit 1 having the plurality of ports, and in accessing to the memory, tag information is generated in accordance with its priority order, packed with an address and stored in the buffers 21-24, and the access sequence of each port is ensured with hardware by reconstructing the priority order based on the tag information at the outlet of each buffer.例文帳に追加

複数のポートを持つメモリ制御装置１の各ポートにＦＩＦＯバッファを実装し、メモリへのアクセス時にその優先順位に応じてタグ情報を生成してアドレスとパックしてバッファ２１〜２４に格納し、バッファの出口でタグ情報を元に優先順位を再構築することで各ポートのアクセス順序をハードウェアで保証する。 - 特許庁

The converted data are outputted to a first-in first-out(FIFO) 32/34 by a buffer 44 and outputted through a direct memory access controller 20 to a high-speed bus 50 so that these data are transmitted through the high-speed bus 50 to a recording device or the like and recorded.例文帳に追加

変換されたデータはバッファ４４によってＦＩＦＯ３２／３４に出力され、ＦＩＦＯ３２／３４およびＤＭＡコントローラ２０を介して高速バス５０に出力されるので、高速バス５０を通して、記録装置などに伝送され、記録される。 - 特許庁

Multithreaded software for making a system memory 20 function as FIFO is executed, whereby input data from the input buffer circuit 13 is written to a hard disk 24 from the system memory 20 asynchronously from its writing processing to the system memory 20.例文帳に追加

システム・メモリ２０をＦＩＦＯとして機能させるマルチスレッドのソフトウェアを実行することで、入力バッファ回路１４からの入力データはシステム・メモリ２０に書き込まれる処理をされながら、これとは非同期にシステム・メモリ２０からハードディスク２４へ書き込み処理される。 - 特許庁

The port buffer is firmly connected to a main memory, inter-point communication is carried out in the long section of a memory reading/writing path, a wait time for data communication is reduced especially by a network switch, whereby the congestion of routing is reduced, and FIFO is eliminated.例文帳に追加

ポートバッファをメインメモリに密に結合し、メモリ読み出し／書き込みパスの長い区間でポイント間通信を可能とし、特にネットワークスイッチにおいてデータ通信における待ち時間を減らし、それによりルーティングの過密を減らし、かつＦＩＦＯの削除が図れる。 - 特許庁