「Gate Array」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To avoid an erroneous configuration to a field programmable gate array (FPGA) of the same kind in the same device.例文帳に追加

同一装置内の同一品種のＦＰＧＡへの誤コンフィギュレーションを回避する。 - 特許庁

AWT offers digital ASIC/Gate Array and Board design services to support customers' specific requirements. 例文帳に追加

AWT は、顧客の個別ニーズにあわせたデジタルASIC/ゲートアレイと基板設計サービスを提供している。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

BIDIRECTIONAL READING/PROGRAMMING NONVOLATILE FLOATING GATE MEMORY CELL HAVING INDEPENDENTLY CONTROLLABLE CONTROL GATE, ITS ARRAY AND FABRICATING METHOD例文帳に追加

独立制御可能な制御ゲートを持つ双方向性読出し／プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 - 特許庁

In a trench type insulating gate semiconductor device 100, a width of an electrical load storing layer 113 in an array direction of a gate electrode 120 and a dummy gate 121 (gate electrode 120) is set to 1.4 μm or less.例文帳に追加

トレンチ型絶縁ゲート半導体装置１００は、ゲート電極１２０およびダミーゲート１２１（ゲート電極１２０）の配列方向における電荷蓄積層１１３の幅が、１．４μｍ以下とされる。 - 特許庁

At the time of read-out, the voltage equal to the control gate voltage of the memory cell array 1 is applied as the control gate voltage of the cell array for evaluating read-disturb, and read-disturb stress is given.例文帳に追加

読み出し時には、リードディスターブ評価用セルアレイの制御ゲート電圧として、メモリセルアレイ１の制御ゲート電圧と等しい電圧が印加され、ゲートディスターブストレスが与えられる。 - 特許庁

The cell gate insulation film is patterned to leave the cell gate insulation film on the first area of a cell array area, and the second area and the peripheral circuit area of the cell array area are exposed.例文帳に追加

セルゲート絶縁膜をパターニングしてセルアレイ領域の第１領域上にセルゲート絶縁膜を残して、セルアレイ領域の第２領域及び周辺回路領域を露出させる。 - 特許庁

SELF-ALIGNED METHOD OF FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELLS WITH SOURCE SIDE ERASE, AND MEMORY ARRAY MADE THEREBY例文帳に追加

ソース側消去を伴うフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合法及びこれによって形成されるメモリアレイ - 特許庁

To provide an SOA array optical module using an lens array as a semiconductor optical amplification type gate switch that generates no coupling loss.例文帳に追加

結合損失を生じない半導体光増幅型ゲートスイッチとしてのレンズアレイを用いたＳＯＡアレイ光モジュールを提供する。 - 特許庁

The circuit requiring the delay by the delay element is arranged within a gate array region 20 arranged at the center of the semiconductor substrate 10 designed by the gate array method, and at the same time, the plurality of deley elements are structured as a standard cell in the delay element arrangement region 40 outside of the gate array region 20.例文帳に追加

遅延素子による遅延を必要とする回路は、ゲートアレー方式で設計される半導体基板１０の中央に配置されたゲートアレー領域２０内に配置する一方、複数の遅延素子は、ゲートアレー領域２０の外側の遅延素子配置領域４０に、スタンダードセルとして構成される。 - 特許庁

To provide a liquid crystal display device including a plurality of gate lines, a plurality of data lines, a pixel array, a gate driver, a timing controller, and an optimization circuit.例文帳に追加

液晶ディスプレイ装置は、複数のゲートライン、複数のデータライン、画素アレイ、ゲートドライバ、タイミングコントローラ及び最適化回路を有する。 - 特許庁

EMBEDDED BIT LINE TYPE NONVOLATILE FLOATING GATE MEMORY CELL HAVING INDEPENDENTLY CONTROLLABLE CONTROL GATE IN TRENCH, ARRAY OF CELL, AND METHOD FOR MANUFACTURING CELL例文帳に追加

トレンチ内に独立制御可能な制御ゲートを有する埋込ビット線型不揮発性浮遊ゲートメモリセル、そのアレイ、及び製造方法 - 特許庁

To avoid a resistance delay in a selected gate region and a peripheral circuit region while miniaturizing a memory cell array region and perform a gate processing of the memory cell array region, the selected gate region, and the peripheral circuit region simultaneously.例文帳に追加

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。 - 特許庁

MANUFACTURING METHOD OF INTEGRATED CIRCUIT FOR SPECIFIC USE FOR STRUCTURING EQUIVALENT TO FIELD PROGRAMMABLE GATE ARRAY例文帳に追加

フィールドプログラマブルゲートアレイと等価な構造化特定用途向け集積回路を製造する方法 - 特許庁

METHOD USING ELECTRICALLY RECONSTITUTABLE GATE ARRAY LOGIC AND DEVICE CONSTITUTED BY THE SAME例文帳に追加

電気的に再構成可能なゲ—トアレイロジックを用いる方法及び、これによって構成される装置 - 特許庁

To actualize the method for structuring a logical configuration by using the electrically reconfigurable gate array.例文帳に追加

電気的に再構成可能なゲートアレイを用いて論理構成を構築する方法を提供する。 - 特許庁

To provide a control gate line decoder of a twin MONOS EEPROM memory array.例文帳に追加

ツインＭＯＮＯＳ ＥＥＰＲＯＭメモリ・アレーのコントロール・ゲート線デコーダを提供することを目的とする。 - 特許庁

According to the arrangement, jitter level of a timing generator comprising a CMOS gate array can be reduced significantly.例文帳に追加

この結果、ＣＭＯＳ ゲート・アレイで構成されるタイミング発生器のジッタ値が 大幅に減少する。 - 特許庁

METHOD FOR USING ELECTRICALLY RECONSTITUTABLE GATE ARRAY LOGIC AND DEVICE CONSTITUTED BY THE SAME例文帳に追加

電気的に再構成可能なゲ—トアレイロジックを用いる方法及び、これによって構成される装置 - 特許庁

Respective gate insulating films 31, 66 formed on a glass substrate 3 of an array substrate 2 are respectively patterned.例文帳に追加

アレイ基板２のガラス基板３上に形成した各ゲート絶縁膜31，66をそれぞれパターニングする。 - 特許庁

The hard mask layer is later replaced with gate electrodes made of polysilicon in a memory cell array.例文帳に追加

このハードマスク層は、メモリセルアレイ内のポリシリコンで形成されるゲート電極に、後に置換される。 - 特許庁

In this method for manufacturing the x-ray detector array element, the first mask first defines a gate line 310 on a substrate 300.例文帳に追加

本製造方法は、まず、第１マスクは基板３００上にゲート線３１０を定義(define)する。 - 特許庁

In the thin film transistor array substrate 100, a gate wiring comprising a gate line 121 and a gate electrode 123 is formed on an insulating substrate and a semiconductor layer 150 consisting of amorphous silicon is formed on a gate insulating film 140 covering the gate wiring.例文帳に追加

薄膜トランジスタアレイ基板１００には、絶縁基板上にゲート線１２１、ゲート電極１２３を含むゲート配線が形成され、これを覆うゲート絶縁膜１４０上には非晶質シリコンからなる半導体層１５０が形成されている。 - 特許庁

The selecting transistor has a gate terminal operatively coupled to a word line of a memory array, a source terminal operatively coupled to a drive line of the memory array, and a drain terminal operatively coupled to a bit line of the memory array.例文帳に追加

選択トランジスタのゲート端子はメモリアレイのワード線に動作可能に接続され、ソース端子はドライブ線に動作可能に接続され、ドレイン端子はビット線に動作可能に接続される。 - 特許庁

SELF-ALINE TYPE METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELL HAVING EDGE DIRECTED IN HORIZONTAL DIRECTION, AND MEMORY ARRAY FORMED BY IT例文帳に追加

水平に向けたエッジをもつフローティングゲートメモリセルの半導体メモリアレーを形成するセルフ・アライン型方法及びそれにより形成されたメモリアレー - 特許庁

The gate drive circuit driver part supplies driving signals to two gate drive circuits, respectively, so as to individually drive the TFT array region.例文帳に追加

ゲート駆動回路用ドライバ部は、２つのゲート駆動回路に対して駆動信号を個別に供給しＴＦＴアレイ領域を個別に駆動する。 - 特許庁

SELF ADJUSTMENT METHOD FOR FORMING A SERIES OF SEMICONDUCTOR MEMORY FLOATING GATE MEMORY CELLS WHICH HAVE GATE SPACER, AND MEMORY ARRAY FORMED BY THE METHOD例文帳に追加

制御ゲートスペーサを有する一連の半導体メモリ浮動ゲートメモリセルを形成する自己調整方法及びそれにより形成されるメモリアレイ - 特許庁

The array substrate 1 includes a channel layer 19, a gate insulating film 21, a gate wiring line, a gate electrode 23, an interlayer insulating film 25, an amorphous silicon layer 27a, and a data wiring line.例文帳に追加

アレイ基板１は、チャネル層１９と、ゲート絶縁膜２１と、ゲート配線と、ゲート電極２３と、層間絶縁膜２５と、非晶質シリコン層２７ａと、データ配線と、を備えている。 - 特許庁

Since each of the nonvolatile memory elements in the memory cell array 102 has memory-function films on both sides of a gate electrode, the gate insulating film can be thin for the miniaturization to shrink the circuit area of the memory cell array 102.例文帳に追加

メモリセルアレイ１０２の不揮発性メモリ素子は、ゲート電極の両側にメモリ機能膜を有するので、ゲート絶縁膜を薄くして微細化を行なって、メモリセルアレイ１０２の回路面積を縮小できる。 - 特許庁

A double gate structure is used for the thin film transistor array, and here in order to provide the high-voltage protection of the thin film transistor array, a crowning gate is formed as the extension of a pixel electrode (12).例文帳に追加

薄膜トランジスタアレイのために二重ゲート構造が使用され、ここでは薄膜トランジスタアレイの高電圧保護を提供するように、画素電極（１２）の延長として頂部ゲートが形成される。 - 特許庁

To reduce man-hours concerning a circuit for testing a gate array provided in a one-chip ASIC microcomputer and automatically convert test vectors for the gate array to test vectors for a semiconductor integrated circuit device.例文帳に追加

ゲート・アレイ部を備えたワンチップＡＳＩＣマイコンにおいて、ゲート・アレイ部の試験のための回路についての工数を削減し、ゲート・アレイ部のテストベクタを半導体集積回路装置のテストベクタに自動で変換する。 - 特許庁

The integrated semiconductor circuit which is wired with a metal layer and has the dummy gate array is characterized in that a power supply circuit of the dummy gate array is provided with a switching element.例文帳に追加

メタル層で配線がなされるとともにダミーゲートアレイを有する集積半導体回路において、ダミーゲートアレイの電源回路にスイッチング素子を設けたことを特徴とする集積半導体回路を提供する。 - 特許庁

A nonvolatile ferroelectric memory is incorporated into the same chip as a FPGA (field programmable gate array), thereby preventing stored data from flowing out and reducing a chip area.例文帳に追加

このような本発明は、非揮発性強誘電体メモリをＦＰＧＡ（Field Programmable Gate Array）と同一チップに内蔵し、格納されたデータの流出を防止することと共に、チップの面積を減少させることができるようにする。 - 特許庁

A large scale ring oscillator 2 is formed on a gate array master chip 1 using a large majority of transistors out of all the transistors in a gate array, and the ring oscillator 2 is self-oscillated to detect its generated frequency.例文帳に追加

ゲートアレイマスタチップ１上にゲートアレイの全てのトランジスタの大多数を使って大規模リングオシレータ２を形成し、大規模リングオシレータ２を自己発振させて、その発振周波数を検出する。 - 特許庁

And, this output is received at the end of gate array 20 installed outside the laser printer 1 and the input and output status of each of the I/O ports 13 of the gate array 10 is reproduced on each of exposed I/O ports 23.例文帳に追加

そして、レーザプリンタ１の外部に配置されたゲートアレイ２０側でこれを受信し、その露出した各Ｉ／Ｏポート２３に、ゲートアレイ１０の各Ｉ／Ｏポート１３の入出力状態を再現する。 - 特許庁

By interposing a device such as a PLD (Programmable Logic Device) or an FPGA (Field Programmable Gate Array) between the controller and the devices, the controller can easily establish the communication with the plurality of devices by one I/F.例文帳に追加

このコントローラとデバイスとの間にＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）等のデバイスを介する事により、コントローラからは一つのＩ／Ｆで複数のデバイスと容易に通信を確立することができる。 - 特許庁

To provide a TFT array inspection device which detects defects of a gate drive circuit on a substrate having two gate drive circuits in a TFT array region, even in the case that one of the gate drive circuits has the defects.例文帳に追加

１つのＴＦＴアレイ領域に２つのゲート駆動回路が設けられた基板においてゲート駆動回路の検査を行う場合において、いずれか一方のゲート駆動回路に欠陥がある場合でもゲート駆動回路の欠陥を検出する。 - 特許庁

The matrix type cold cathode electron source device comprises an electron source wherein an emitter array arranged by a plurality of emitters for emitting electrons is arranged in a matrix shape, a gate electrode array with an opening arranged to face the emitter array, a gate signal wire formed at a lower part of the electron gun via an insulating layer, and a plug for electrically connecting the gate electrode array and the gate signal wire.例文帳に追加

電子を放出するエミッタが複数配列したエミッタアレイをマトリクス状に配置した電子源と、前記エミッタアレイに対向するように配置された開口部を持つゲート電極アレイと、前記電子源の下部に絶縁層を介して形成されたゲート信号配線と、前記ゲート電極アレイと前記ゲート信号配線とを電気的に接続するためのプラグと、を有するマトリックス型冷陰極電子源装置。 - 特許庁

To provide a SOI (semiconductor-on-insulator) type transistor, memory, and other DRAM circuits and an array, and a transistor gate array, and a method for forming such structures on a same substrate.例文帳に追加

セミコンダクタ・オン・インシュレータ型のトランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体を同一基板上に形成する。 - 特許庁

A multiplex level floating gate memory array (10) includes word lines (18) connected to memory cells along a row in the array, and a bit lines (12) connected along a column.例文帳に追加

多重レベル浮動ゲートメモリアレー(１０)は、アレー内の行に沿ってメモリセルに接続されたワード線(18)と、列に沿って接続されたビット線(12)を含む。 - 特許庁

To provide a display which eliminates the use of a gate array by rearranging digital pixel data on an insulated substrate where a pixel array part is to be formed.例文帳に追加

画素アレイ部が形成される絶縁基板上でデジタル画素データの並び替えを行うことにより、ゲートアレイを不要にした表示装置を提供する。 - 特許庁

To form a semiconductor-on-insulator (SOI) type transistor, a memory, another DRAM circuit, another DRAM array, a transistor gate array, and such a structure on the same substrate.例文帳に追加

セミコンダクタ・オン・インシュレータ型のトランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体を同一基板上に形成する。 - 特許庁

The display panel of the liquid crystal display device includes a TFT array substrate on which a plurality of gate wires 2 are formed and a counter substrate opposed to the TFT array substrate.例文帳に追加

液晶表示装置の表示パネルは、複数のゲート配線２が形成されたＴＦＴアレイ基板と、それに対向する対向基板を備える。 - 特許庁

SELF-ALIGNING METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELL WITH LOW RESISTANCE SOURCE REGION AND HIGH SOURCE COUPLING, AND MEMORY ARRAY MADE THEREBY例文帳に追加

低抵抗ソール領域と高ソース結合を持つフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより作られたメモリアレイ - 特許庁

A bit line BL of a memory cell array 11 is selected by a column gate 12, and connected to a sense amplifier 13.例文帳に追加

メモリセルアレイ１１のビット線ＢＬはカラムゲート１２により選択されてセンスアンプ１３に接続される。 - 特許庁

According to the method, a gate array comprising firm macrocells can be manufactured efficiently while shortening the manufacturing time.例文帳に追加

これにより、ファームマクロセルを含んだゲートアレイを効率良く製造でき且つ工程期間を短縮できる。 - 特許庁