「Gate Array」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

By using an OR gate 71, setting is performed so that output signals (BAY_-ON_-EC and BAY_-ON_-GA) from the embedded controller 41 and the gate array 42 do not interfere with each other.例文帳に追加

そして、ＯＲゲート７１を用いることによって、エンベデッドコントローラ４１とゲートアレイ４２からの出力信号(BAY#ON#EC,BAY#ON#GA)が干渉しないような設定とする。 - 特許庁

For a gate array 42, logical constitution among gate circuits 42a is attained according to an FPGA data module stored in an FPGA data memory 41 and an arithmetic operation is performed in terms of the hardware.例文帳に追加

ゲートアレイ４２は、ＦＰＧＡデータメモリ４１に記憶されたＦＰＧＡデータモジュールに従ってゲート回路４２ａ間の論理構成がなされ、ハードウェア的に演算を行う。 - 特許庁

In a first embodiment, the BE-SONOS sub-gate AND array architecture includes a plurality of rows of SONONOS devices, each having a sub-gate line and a diffused bit line.例文帳に追加

第１の形態においては、ＢＥ‐ＳＯＮＯＳサブゲートＡＮＤアレイアーキテクチャは、サブゲートライン及び拡散ビットラインを有するＳＯＮＯＮＯＳデバイスの複数の列を含む。 - 特許庁

To prevent penetration of a gate insulator film and a sheet resistance enhancement of a gate electrode in a CMOS logic device and a DRAM and an area enhancement of a logic gate array part in the CMOS logic device.例文帳に追加

ＣＭＯＳロジックデバイスおよびＤＲＡＭにおけるゲート絶縁膜の突き抜け、ゲート電極のシート抵抗増大を防止するとともに、ＣＭＯＳロジックデバイスにおいてはロジックゲートアレイ部の面積増大を合わせて防止する。 - 特許庁

In the method for fabricating a dynamic random access memory having a data storage capacitor structure and a data transfer gate, a dummy gate member 13 wider than the transfer gate 12 is formed together with the transfer gate 12 contiguously to the end of an array of the transfer gate 12 prior to a step for forming the capacitor structure 16 on the transfer gate 12 through an interlayer dielectric.例文帳に追加

データ蓄積用のキャパシタ構造及びデータのトランスファゲートを有するダイナミックランダムアクセスメモリの製造に関し、トランスファゲート１２上方に層間絶縁膜１２を介してキャパシタ構造１６を形成する前の工程において、トランスファゲート１２配列の端部に隣接してトランスファゲート１２より幅広のダミーゲート部材１３をトランスファゲート１２と共に形成する。 - 特許庁

To provide an abnormality diagnostic method and device for an FPGA (field programmable gate array), allowing securement of sufficiently high diagnostic accuracy.例文帳に追加

充分に高い診断精度を確保することが可能なＦＰＧＡの異常診断方法及び装置を提供すること。 - 特許庁

To increase-speed of access to a memory cell array in a NAND type flash memory with a floating gate structure.例文帳に追加

本発明は、フローティングゲート構造のＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイへのアクセスを高速化できるようにする。 - 特許庁

To provide a method for manufacturing a semiconductor memory array of an electrically programable and eraserble and accurately aligned floating gate memory cell on a semiconductor substrate by using a self aligned method.例文帳に追加

半導体基板にフローティングゲートのメモリーセルの半導体メモリーアレーを自己整列方法により形成する。 - 特許庁

To provide a gate adjusting electron emitting element array panel, an active matrix equipped with this, and a manufacturing method of this.例文帳に追加

ゲート調節電子放出素子アレイパネル、これを備えるアクティブマトリックスディスプレイ及びこれの製造方法を提供する。 - 特許庁

The electrode contact structure is used as a structure or a cathode electrode for the gate electrode of a self-scanning type light-emitting element array.例文帳に追加

電極コンタクト構造は、自己走査型発光素子アレイのカソード電極やゲート電極の構造として用いられる。 - 特許庁

To respond flexibly to adaptation to a change or addition of a circuit, and to locate a standard cell and gate array with a mixture of them.例文帳に追加

回路の変更または追加に柔軟に対応することを可能としつつ、スタンダードセルとゲートアレイとを混在させる。 - 特許庁

A first gate set is coupled with a memory cell array which stores a plurality of memory words each of which is in the given address.例文帳に追加

第１ゲート・セットは、それぞれが所与のアドレスにある複数のメモリ・ワードを格納するメモリ・セル・アレイに結合される。 - 特許庁

The reset command is received, whether the command is right or wrong is checked and a field programmable gate array 4 transmits a reset word that is synthesized with system timing.例文帳に追加

このリセットコマンドを受けコマンドの正否をチェックして、ＦＰＧＡ４が、システムタイミングに同期したリセットワードを送信する。 - 特許庁

To improve the size of a gate array and a degree of freedom of wiring in order to reasonably reduce the occupation area of a circuit.例文帳に追加

ゲートアレイのサイズと配線の自由度を高め、回路の占有面積を、無理なく縮小できるようにすること。 - 特許庁

The electrostatic protective circuit is constituted by using spare basic cells of a gate array constituting a second circuit block (400).例文帳に追加

この静電保護回路は、第２の回路ブロック（４００）を構成するゲートアレイの残余の基本セルを用いて構成する。 - 特許庁

SEMICONDUCTOR DEVICE, NON-VOLATILE RANDOM ACCESS MEMORY, FLOATING GATE MEMORY CELL SEMICONDUCTOR MEMORY ARRAY, AND METHOD OF FORMING THE SAME例文帳に追加

半導体装置、不揮発性ランダムアクセスメモリセル、フローティングゲートメモリセルの半導体メモリアレイ、及び、このアレイを形成する方法 - 特許庁

Then an electrode material which has existed at the gate electrode 122_10 of the transistor of the pixel array 10 is replaced with a metal material.例文帳に追加

その後、画素アレイ部１０のトランジスタのゲート電極１２２_10 部分に存在していた電極材を金属材に置換する。 - 特許庁

The voltage between source and gate of the field effect transistor (601) is supplied for each line of the detection device array or each pixel.例文帳に追加

電界効果トランジスタ（６０１）のソース-ゲート間電圧が検出器アレイの行毎または画素毎に供給される。 - 特許庁

At this time, a sidewall oxidized film remainder 14 is generated at a cell array end part and the gate stage part of a peripheral circuit part.例文帳に追加

このときセルアレイ端部および周辺回路部のゲート段部にサイドウォール酸化膜残り１４が発生している。 - 特許庁

DEVICE AND METHOD FOR CORRECTING LIGHT IRRADIATION POSITION OF OPTICAL RECONSTRUCTION TYPE GATE ARRAY例文帳に追加

光再構成型ゲートアレイの光照射位置補正装置及び光再構成型ゲートアレイの光照射位置補正方法 - 特許庁

Chapter 6, Chip Source Code, contains a complete listing of the chip design language (VHDL) code that specifies how we designed the custom gate array chip. 例文帳に追加

第6章チップソースコードには、ゲートアレイのカスタムチップを設計したときのチップデザイン言語（VHDL）コードの完全なリストがある。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

A semiconductor memory array of floating gate memory cell is formed on a semiconductor basic body along with an interlaced strap region in that array and a peripheral region contiguous to that array and containing a related logic device.例文帳に追加

本発明は、半導体基体上に、フローティングゲートメモリセルの半導体メモリアレーを、そのアレー内にインターレースされたストラップ領域、及びそのアレーに隣接し関連論理デバイスを収容するための周囲領域と共に形成する方法に係る。 - 特許庁

To provide a self-alignment method for forming a floating gate memory cell array with high programming and erasure efficiency in which the size of memory cell can be reduced, and an array formed by that method.例文帳に追加

メモリセルの小型化可能でプログラミング及び消去効率の高い浮遊ゲート・メモリセル配列を形成するセルフアライメント方法及びその方法により製造される配列が提供される。 - 特許庁

The width of the element separation area on the end of the memory cell array is larger than the inside (T1>T2), and an interval between the floating gate electrodes on the end of the memory cell array is larger than the inside (S1>S2).例文帳に追加

メモリセルアレイの端部での素子分離領域幅が内部よりも大きく（Ｔ_１＞Ｔ_２）、かつ、メモリセルアレイの端部での浮遊ゲート電極間隔が内部より大きくなっている（Ｓ_１＞Ｓ_２）。 - 特許庁

The semiconductor memory device comprises a memory cell array 1 provided on a semiconductor substrate, a gate insulating film 13 provided on the semiconductor substrate having a deeper recess structure 15 near only the central part in comparison with the semiconductor substrate having the memory cell array provided thereon, a gate electrode 12 provided on the gate insulating film, and a select transistor ST2 for selecting the memory cell array.例文帳に追加

半導体記憶装置は、半導体基板上に設けられたメモリセル列１と、前記メモリセル列が設けられた半導体基板よりも中央近傍のみが低いリセス構造１５を有する半導体基板上に設けられたゲート絶縁膜１３と、前記ゲート絶縁膜上に設けられたゲート電極１２とを備え、前記メモリセル列を選択する選択トランジスタＳＴ２とを具備する。 - 特許庁

The pixel array comprises a first pixel coupled to the gate line GL and the data line DL, a second pixel coupled to the gate line GL and the data line DL, a third pixel coupled to the gate line GL and the data line DL, and a fourth pixel coupled to the gate line GL and the data line DL.例文帳に追加

画素アレイは、ゲートラインＧＬとデータラインＤＬに結合される第一画素とゲートラインＧＬとデータラインＤＬに結合される第二画素とゲートラインＧＬとデータラインＤＬに結合される第三画素とゲートラインＧＬとデータラインＤＬに結合される第四画素からなる。 - 特許庁

The thin film transistor array substrate has gate wiring comprising gate lines 22, gate pads 24 and gate electrodes 26; storage capacitor wiring 28 extending laterally and receiving common voltage; data wiring comprising source electrodes 65 and drain electrodes 66; and pixel electrodes 82 connected with the drain electrodes 66.例文帳に追加

ゲート線２２、ゲートパッド２４及びゲート電極２６を含むゲート配線と；横方向に延びており共通電圧が伝達される保持容量用配線２８と；ソース電極６５及びドレーン電極６６を含むデータ配線と；ドレーン電極６６と連結された画素電極８２と；を有している。 - 特許庁

A memory array 1 has a memory cell having double gate structure, plural word lines to which a control gate of the memory cell is connected, and plural bit lines to which a drain of the memory cell is connected.例文帳に追加

メモリアレイ１は、２重ゲート構造を有するメモリセルと、メモリセルのコントロールゲートが接続された複数のワード線と、メモリセルのドレインが接続された複数のビット線とを持つ。 - 特許庁

On the TFT (thin film transistor) array substrate of a liquid crystal display device, a plurality of gate wirings 2a which extend from a packaging terminal part to the gate-terminal side through a display area are provided.例文帳に追加

液晶表示装置のＴＦＴアレイ基板においては、実装端子部分から表示エリア部を経てゲート終端側に伸びる複数のゲート配線２ａが設けられている。 - 特許庁

Each pixel unit in the pixel array displays images according to a gate driving signal received from a corresponding gate line and a data driving signal received from a corresponding data line.例文帳に追加

画素アレイの各々の画素単位は、対応するゲートラインから受け入れられたゲート駆動信号及び対応するデータラインから受け入れられたデータ駆動信号に従って画像を表示する。 - 特許庁

A flash EEPROM array includes a first row of EEPROM cells having a first floating gate electrode 40, and a second row of EEPROM cells having a second floating gate electrode 40.例文帳に追加

フラッシュＥＥＰＲＯＭアレイは第１浮遊ゲート電極４０を有するＥＥＰＲＯＭセル第１行と第２浮遊ゲート電極４０を有するＥＥＰＲＯＭセル第２行を含む。 - 特許庁

The controller 5 recognizes that double-gate transistors 20 corresponding to pixels P1 and P2 of the image obtained in the double-gate transistor array 2 are defective, and rewrites grayscale data of the pixels P1 and P2 to zero.例文帳に追加

コントローラ５は、ダブルゲートトランジスタアレイ２で得た画像の画素Ｐ１，Ｐ２に対応したダブルゲートトランジスタ２０，２０が欠陥であると認識し、画素Ｐ１，Ｐ２の階調データをゼロに書き換える。 - 特許庁

In the array substrate and the display unit having the same, a pixel part contains many gate lines, many data lines and many pixels electrically connected with many gate lines and many data lines.例文帳に追加

アレイ基板及びこれを有する表示装置において、画素部は、多数のゲートライン、多数のデータライン、及び多数のゲートラインと多数のデータラインに電気的に連結された多数の画素を含む。 - 特許庁

The structure of an image sensor pixel in an image detecting array is based on a vertical punch-through transistor where a junction gate surrounded by a MOS gate is connected with a source while surrounding it.例文帳に追加

画像検出アレイにおける画像センサピクセルの構造は縦型パンチスルートランジスタに基づいたものであり、ＭＯＳゲートで囲まれた接合ゲートがソースを囲む状態でソースに接続される。 - 特許庁

A semiconductor integrated circuit has a cell arranging structure in which a plurality of gate array regions GA is dispersedly arranged in a standard cell region SC.例文帳に追加

スタンダードセル領域ＳＣ内に複数のゲートアレイ領域ＧＡが分散配置されているセル配置構造を有している。 - 特許庁

The display device is provided with a pixel array part 1 consisting of a plurality of memory cells, a signal line driving circuit 2, and a gate line driving circuit 3.例文帳に追加

本発明は、複数のメモリセルからなる画素アレイ部１と、信号線駆動回路２と、ゲート線駆動回路３とを備える。 - 特許庁

The memory cell array region has eight control gates(CG) drivers 300-0 to 300-7 as a control gate driving section for the sector region 0.例文帳に追加

セクタ領域０のためのコントロールゲート駆動部として、８つのコントロールゲート（ＣＧ）ドライバ３００−０〜３００−７を有する。 - 特許庁

To provide an FPGA-compatible gate array that has a configuration function and can be compatible with an EPGA.例文帳に追加

この発明は、コンフィグレーション機能を備えてＦＰＧＡと互換可能なＦＰＧＡ互換ゲートアレイを提供することを課題とする。 - 特許庁

Each basic cell of the gate array comprises triply arrayed n-type MOS transistors and triply arrayed p-type MOS transistors corresponding thereto.例文帳に追加

そのゲートアレイの基本セルは、Ｎ型の３連のＭＯＳトランジスタと、これに対応するＰ型の３連のＭＯＳトランジスタとからなる。 - 特許庁

An array substrate 1 has a signal line 12 and a gate line 11 extending so as to be orthogonal to each other on a glass substrate.例文帳に追加

アレイ基板１は、ガラス基板上にて互いに直交するように延びる信号線１２およびゲート線１１を有している。 - 特許庁

Namely, the gate array 42 takes responsibility for power supply control after connecting the AC adapter 51 to the PC 10.例文帳に追加

つまり、ＡＣアダプタ５１をＰＣ１０に接続した後の電源コントロールをゲートアレイ４２が担うような構成としたのである。 - 特許庁

SPLIT GATE NAND FLASH MEMORY STRUCTURE AND ARRAY, PROGRAMMING METHOD OF THE SAME, ERASURE METHOD AND READOUT METHOD, AND MANUFACTURING METHOD例文帳に追加

分割ゲートＮＡＮＤフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 - 特許庁

To realize reduction in a layout area of a gate array type semiconductor integrated circuit, acceleration in operation and the decrease in power consumption.例文帳に追加

ゲートアレイ型半導体集積回路のレイアウト面積を縮小すると共に、動作の高速化、低消費電力化を実現する。 - 特許庁

To provide a solid-state imaging apparatus with high frame rate for reducing signal delay on gate wiring arranged in a pixel array.例文帳に追加

画素アレイ内に配置されるゲート配線上での信号遅延が低減され、フレームレートが高い固体撮像装置を提供する。 - 特許庁

A semiconductor chip capable of programming circuit constitution such as FPGA(field programmable gate array) constitutes a control circuit 103.例文帳に追加

回路構成をプログラム可能な半導体チップ、例えば、ＦＰＧＡ（フィールド・プログラマブル・ゲートアレイ）により制御回路１０３を構成する。 - 特許庁