「Gate Array」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

A memory cell array 1 has a plurality of memory cells MT including a floating gate electrode FG located at the upper part of the well and a control gate electrode CG located at its upper side, and data are written therein for each page configured of the plurality of memory cells connected in series, and it includes the plurality of blocks which are configured of the plurality of pages and are erasure units of the data.例文帳に追加

メモリセルアレイ１は、ウェルの上方のフローティングゲート電極ＦＧとその上方のコントロールゲート電極ＣＧとを含む複数のメモリセルＭＴを有し、直列接続された複数のメモリセルからなるページごとにデータを書き込まれ、複数のページからなりデータの消去単位である複数のブロックを有する。 - 特許庁

The memory cell array is provided with an element separation insulation film 7 inserted between the floating gate electrodes (3 and 8) of the memory cell transistors adjacent in a row direction, and a columnar direction cell separation insulation film inserted between the floating gate electrodes (3 and 8) of the memory cell transistors adjacent in the columnar direction and having a specific inductive capacity smaller than 3.9.例文帳に追加

メモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入された素子分離絶縁膜７と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入され、３．９より小さい比誘電率を有する列方向セル分離絶縁膜とを備える。 - 特許庁

A TFT substrate 1 that is the active matrix equipped with the thin film transistor array is so configured that many gate wirings 3 arranged with a predetermined pitch and many source wirings 4 arranged with a predetermined pitch intersect in an insulated state putting a gate insulating film 5 therebetween, and thin film transistors 10 are formed at intersecting points.例文帳に追加

薄膜トランジスタアレイを備えるアクティブマトリックスであるＴＦＴ基板１は、所定のピッチで配列された多数のゲート配線３…と所定のピッチで配列された多数のソース配線４…とがゲート絶縁膜５を挟んで絶縁状態に交差し、この交差部分に薄膜トランジスタ１０が形成されている。 - 特許庁

A TFT(Thin Film Transistor) array substrate has a dummy signal line 36 as a short-circuit wire so as to prevent a short circuit due to electrostatic destruction to a gate line as a low-layer wire.例文帳に追加

ＴＦＴ（Thin Film Transistor）アレイ基板は、上層配線である信号線３３と、下層配線であるゲート線３４との間の静電破壊による短絡を防止するために、短絡配線であるダミー信号線３６を有する。 - 特許庁

To provide a semiconductor storage capable of reducing power consumption by charge/discharge currents, such as a bit line, and power consumption by the gate leak current of a memory cell in a unselective array.例文帳に追加

ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることも可能な半導体記憶装置を提供する。 - 特許庁

Based on a clock pulse signal and a selected pulse signal, merge signals FIRE_1/SIN 0-0-46 to FIRE_6/SIN 2-47-93 into which the driving data signal and a driving waveform signal have been merged serially are output to a driving circuit 21A from a gate array.例文帳に追加

クロックパルス信号および選別パルス信号にもとづいて駆動データ信号と駆動波形信号とがシリアルにマージされたマージ信号FIRE_1/SIN 0-0〜46からFIRE_6/SIN 2-47〜93が、ゲートアレイから駆動回路２１Ａに出力される。 - 特許庁

A semiconductor storage device comprises a memory cell array 23, a Y decoder circuit 21, an X decoder circuit 22, a sense amplifier circuit 24, a Y gate circuit 25, a high voltage generation circuit 2, a high voltage regulating circuit 30, and a voltage adjustment circuit 30A.例文帳に追加

メモリセルアレイ２３、Ｙデコーダー回路２１、Ｘデコーダー回路２２、センスアンプ回路２４、Ｙゲート回路２５、高電圧発生回路２、高電圧レギュレート回路３０、電圧調整回路３０Ａなどで構成される。 - 特許庁

Control boards CB1-CBn each are mounted with FPGA (Field Programmable Gate Array) 1-FPGA m that are lower layer devices controlled from an upper layer device, and configured by one group of the lower layer devices, and have the same configuration.例文帳に追加

制御基板ＣＢ１〜ＣＢｎは、上位層デバイスからの制御を受ける下位層デバイスであるＦＰＧＡ１〜ＦＰＧＡｍを搭載しており、下位層デバイスの１つのグループで構成され、何れも同じ構成を有している。 - 特許庁

A FPGA (field programmable gate array) 310 allows LDs (laser diodes) 361, 362 to emit laser beams, at the output luminance determined by the luminance increased image display control unit 316, over a prescribed range of the projection region in the return section.例文帳に追加

そして、ＦＰＧＡ３１０は、ＬＤ３６１，３６２に、輝度上昇画像表示制御部３１６にて決定した出力輝度にて、戻り区間における投影領域の所定範囲に亘ってレーザ光を出射させる。 - 特許庁

Also, when a user operates the docking of the PC main body 100 with an LAN docker 200, status change is communicated from an I/0 control gate array 15 to the EC 16, and the generation of the docking event is communicated.例文帳に追加

また、利用者がＰＣ本体１００をＬＡＮドッカー２００にドッキングした場合にも、Ｉ／Ｏコントロールゲートアレイ１５からＥＣ１６に対してステータスチェンジが通知され、これによりドッキングイベントの発生が通知される。 - 特許庁

Thereafter, a tunnel insulating film 7 for the nonvolatile memory transistor is formed on the silicon substrate 1, it is left in the cell array region and removed and a gate insulation film 10 for the high-voltage system transistor is formed in a peripheral circuit region.例文帳に追加

その後、シリコン基板１に、不揮発性メモリトランジスタ用のトンネル絶縁膜７を形成し、これセルアレイ領域に残して除去して、周辺回路領域に高電圧系トランジスタ用のゲート絶縁膜１０を形成する。 - 特許庁

To provide a method for manufacturing a TFT array substrate capable of suppressing disconnection of source line due to irradiation of laser light without causing a short circuit between the source line and a gate line, and increasing parasitic capacitance.例文帳に追加

ソース線とゲート線との間の短絡および寄生容量の増大を招くことなく、レーザ照射によるソース線の断線を抑制できるＴＦＴアレイ基板の製造方法を提供することを目的とする。 - 特許庁

The semiconductor integrated circuit device comprises a plurality of CMOS type base cells 940A and 940B arranged on a semiconductor substrate, and m interconnect layers wherein gate array system logical cells 100A and 100B are constituted of the base cells and the interconnect layers.例文帳に追加

半導体基板上に複数個配列されたＣＭＯＳ型ベースセル９４０Ａ、９４０Ｂと、ｍ層の配線層とを備え、ベースセルと配線層によりゲートアレイ方式の論理セル１００Ａ、１００Ｂを構成する。 - 特許庁

A thin film transistor T1 comprising a gate electrode 6a, a source region 45, a drain region 46, GOLD regions 41 and 42, and a channel region 40 is formed in a region R1 of a TFT array substrate.例文帳に追加

ＴＦＴアレイ基板では、領域Ｒ１に、ゲート電極６ａ、ソース領域４５、ドレイン領域４６、ＧＯＬＤ領域４１，４２およびチャネル領域４０を含む薄膜トランジスタＴ１が形成されている。 - 特許庁

To provide a designing method for a semiconductor integrated circuit which can generate a logic circuit diagram excluding an unnecessary logic gate by an unused bit array and improve the fault detection rate in a verification stage.例文帳に追加

使用しないビット列による無駄な論理ゲートを省いた論理回路図を生成し、検証段階における故障検出率を向上させることができる半導体集積回路の設計方法を提供する。 - 特許庁

A gate array 53 receives the image data 59 corresponding to 8 fire cycles from the CPU 51 to latch all of them and the latched image data corresponding to 8 fire cycles are transmitted to a printing buffer 21 by one fire cycle in respective succeeding fire timings.例文帳に追加

ゲートアレイ５３は、各８ファイヤ周期にＣＰＵ５１から８ファイヤ分イメージデータ５９を受けて全部ラッチし、ラッチした８ファイヤ分イメージデータを、後続の各ファイヤタイミングに１ファイヤ分づつ、印刷バッファ２１へ転送する。 - 特許庁

Consequently, regions for arranging the data driver 14 and the gate driver 15 which are provided in an outer fringe part of an image display region on the array substrate 11 become unnecessary, and this display device can be miniaturized.例文帳に追加

このことによって、アレイ基板１１における画像表示領域の外縁部分に設けられるデータドライバ１４及びゲートドライバ１５の配置領域が不要となり、表示装置を小型化することが可能となる。 - 特許庁

A first color filter layer 13 having a spectral characteristic corresponding to a second color filter layer 34 provided in the reflection system region 42 of each pixel 4 is provided between a pixel electrode 21 and a gate insulating film 7 of the array substrate 2.例文帳に追加

アレイ基板２の画素電極21とゲート絶縁膜７との間に、各画素４の反射方式領域42に設けた第２のカラーフィルタ層34に対応した分光特性を有する第１のカラーフィルタ層13を設ける。 - 特許庁

For the array substrate manufactured by conventional four-mask processes, a trouble such that a pixel electrode is opened due to a step formed by overetching the gate insulation film at the lower part occurs on the side of the drain electrode.例文帳に追加

従来の４マスク工程で製作されたアレー基板は、ドレイン電極の側面において、その下部のゲート絶縁膜がオーバーエッチングされてあらわれる段差により画素電極がオープンされる不良が発生した。 - 特許庁

A low-voltage insulating film, i.e. a second oxide film 21 thinner than the first gate oxide film 17 is selectively formed on the second region and a part of the peripheral circuit region b of the cell array region a.例文帳に追加

セルアレイ領域ａの第２領域及び周辺回路領域ｂの一部分上に選択的に第１ゲート酸化膜１７より薄い低電圧ゲート絶縁膜、即ち第２ゲート酸化膜２１を形成する。 - 特許庁

A dopant 120 is implanted, at the same time, into a polysilicon region 130 used for forming the gate electrode of an NMOS transistor and a source line 77 in the flash memory array region 90.例文帳に追加

ＮＭＯＳトランジスタのゲート電極を形成するために使用することになる多結晶シリコン領域１３０とフラッシュ・メモリ・アレイ領域９０内のソース線７７とに一緒に同時にドーパント１２０を打ち込む。 - 特許庁

To reduce a drop of voltage at the time when voltage generated in a photovoltaic diode array is applied between a gate and a source of a MOSFET, and to reduce a leak current among output terminals at the time of turning off of the MOSFET.例文帳に追加

光起電ダイオードアレーに発生した電圧がＭＯＳＦＥＴのゲート・ソース間に印加されるときの電圧降下を少なくし、また、ＭＯＳＦＥＴのオフ時の出力端子間のリーク電流を減少させる。 - 特許庁

For example, at the time of erasure operation, erasure voltage from a boosting circuit is applied respectively to all word lines WL0-WL31 of a memory cell array, selecting gate lines SSL, GSL, and a (p) type well 12.例文帳に追加

たとえば、消去動作時には、メモリセルアレイの全ワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＳＬ，ＧＳＬおよびｐ型ウェル１２に、それぞれ、昇圧回路からの消去電圧Ｖｅｒａを印加する。 - 特許庁

This semiconductor memory device is provided with a memory cell array constituted by arranging a plurality of memory cells 1, each of which includes an anti-fuse element 11 on which data can be written by destroying a gate insulation film by high voltage.例文帳に追加

この半導体記憶装置は、ゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチヒューズ素子１１を含むメモリセル１を複数個配置して構成されるメモリセルアレイを備えている。 - 特許庁

An external circuit substrate is made to be constitution of only one sheet of a PCB(printed circuit board) 600 for driving signal lines by integrally forming the gate line driving circuits 150 on the array substrate 100 of a liquid crystal panel 10.例文帳に追加

ゲート線駆動回路１５０を液晶パネル１０のアレイ基板１００上に一体に形成したことにより、外部回路基板は、信号線駆動用のＰＣＢ基板６００の１枚のみの構成としている。 - 特許庁

To improve the function of each of transistors in the cell array of a nonvolatile memory and in a high voltage circuit and the low voltage circuit of a peripheral circuit section, by reducing the number of manufacturing processes of a gate insulation film of the transistor in each region.例文帳に追加

不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減し、各領域のトランジスタの機能を向上させる。 - 特許庁

When an insulation film 17 is formed following to formation of the capacitor structure 16, level difference of the insulation film 17 is relaxed at the end of an array of the transfer gate 12 and a resist layer formed thereon does not become thin.例文帳に追加

上記キャパシタ構造１６を形成後に絶縁膜１７を形成すると、トランスファゲート１２配列端部上の絶縁膜１７の段差は緩和され、その上に形成されるレジスト層は薄くなる箇所がなくなる。 - 特許庁

When the image photographed by the annularly disposed imaging element groups is outputted to a normal rectangular monitor, without requiring any CPU or gate array for image conversion, the distortion corrected image is obtained.例文帳に追加

環状に配置された撮像素子群で撮影された画像を通常の矩形のモニタに出力すれば、上記した画像変換のためのＣＰＵやゲートアレイを要することなく、歪みが矯正された画像を得ることができる。 - 特許庁

On an LSI chip, a connection end 13 for connecting wiring patterns on the gate array IC 11 side and on the macro cell 12 side is disposed automatically and wired based on the data which depend on different CAD grids.例文帳に追加

ＬＳＩチップ１上においてゲートアレイ集積回路１１側とマクロセル１２側の配線パターン相互の接続端部１３は、互いに異なるＣＡＤグリッドに依存したデータにより自動配置配線されている。 - 特許庁

The array substrate has several pixel regions defined by gate lines and data lines, each pixel region has a thin film transistor and a pixel electrode, and at least two cross sticks are formed between adjacent pixel regions.例文帳に追加

アレイ基板は、ゲートラインとデータラインに画成された幾つかの画素領域を備え、各画素領域は薄膜トランジスタと画素電極とを有し、隣接する画素領域の間に少なくとも２つのクロススティックが形成される。 - 特許庁

A voltage corresponding to a boosting voltage VDDR is applied to the gate of a dummy memory cell 186 having a threshold voltage corresponding to the memory cell of a redundant memory cell array 1a to read the data of the dummy memory cell 186.例文帳に追加

冗長メモリセルアレイ１ａ中のメモリセルに対応する閾値電圧を有するダミーメモリセル１８６のゲートに、昇圧電圧ＶＤＤＲに対応する電圧を与えてダミーメモリセル１８６のデータ読出しを行う。 - 特許庁

A semiconductor element array includes a plurality of access transistors having an active region 1 as a pair of source and drain regions and a gate electrode 2 formed on the active region 1 as a word line.例文帳に追加

半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成される複数のアクセストランジスタを有している。 - 特許庁

A current control means 13 compares the number of working pulses with the number of reference pulses and regulates the working current of a CMOS gate array T.G.10 such that they are matched each other thus controlling the junction temperature.例文帳に追加

電流制御手段１３は、上記動作パルス数と上記基準パルス数を比較し、基準パルス数に一致するように、ＣＭＯＳゲート・アレイＴ．Ｇ．１０への動作電流を増減してジャンクション温度を制御する。 - 特許庁

To provide a memory interface control method of an integrated circuit such as an LSI or an FPGA(Field Programmable Gate Array) which can access a memory at an optimum timing by recognizing an access timing suitable for a memory property even if the memory is replaced.例文帳に追加

本発明はＬＳＩやＦＰＧＡ等の集積回路のメモリ・インタフェース制御方式に関し，メモリを置き換えてもメモリの特性に適したアクセス・タイミングを認識して，最適なタイミングでアクセスすることを目的とする。 - 特許庁

To provide the structure of a semiconductor integrated circuit device, and its fabricating method, in which the period of development can be shortened and the cost of development can be reduced at the time of enlarging the scale of a gate array type semiconductor integrated circuit device.例文帳に追加

ゲートアレイ型半導体集積回路装置の大規模化に際して、開発期間の短縮と開発費用の削減が可能な、半導体集積回路装置の構造及びその製造方法を提供する。 - 特許庁

To provide a self alignment method wherein a semiconductor memory array of floating gate memory cells is formed on a semiconductor substrate which has a plurality of insulting regions which are arranged being isolated and has active regions which are arranged on the substrate in parallel practically with each other in a row direction.例文帳に追加

隔置された複数の絶縁区域及び基板上に設けられる行方向で実質的に互いに平行な能動区域を有する、半導体基板に浮動ゲートメモリセルの半導体メモリアレイを形成する自己整列方法。 - 特許庁

A wide dynamic range circuit 4 carries out wide dynamic range correction on subject image data and outputs the corrected image data to an FPGA (field programmable gate array) 16 and also carries out wide dynamic range correction on recorded image data read from a recording medium 7.例文帳に追加

ワイドダイナミックレンジ回路４は、被写体画像データに対するワイドダイナミックレンジ補正を行ってＦＰＧＡ１６へ出力すると共に、記録メディア７から読み出された記録画像データに対するワイドダイナミックレンジ補正を行う。 - 特許庁

To provide a semiconductor memory and a semiconductor device in which the matching distance of contact hole opening lithography and gate electrode forming lithography is not required to be secured and the area of a cell array and the like can be reduced, and to provide manufacturing methods for these.例文帳に追加

コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイなどの面積の縮小が可能な半導体記憶装置、半導体装置とそれらの製造方法を提供する。 - 特許庁

To provide a method if producing a matrix array substrate by which production of fatal defects in a substrate resulting in that the whole substrate can no be used is prevented even when some defects are present in a gate line pattern and by which the production yield can be improved.例文帳に追加

ゲート線パターンに欠陥があるような場合であっても、基板全体が使用不可となるような致命的な欠陥の発生を防止し、歩留まりの向上が可能なマトリクスアレイ基板の製造方法を提供する。 - 特許庁

To provide a liquid crystal display which prevents a light-shielding layer of a color filter substrate from being dissolved and prevents the display quality from being deteriorated, in the liquid crystal display in which a gate driving circuit having a contact hole is formed on an array substrate.例文帳に追加

コンタクトホールを有するゲート駆動回路をアレイ基板上に形成した液晶表示装置において、カラーフィルタ基板の遮光層が溶失することを防ぎ、表示品質の低下を防止した液晶表示装置を提供する。 - 特許庁

In addition, circuit data to an FPGA (field programmable gate array) 112 on the target board 101 is changed and an external interface for connecting the target board 101 and an external input/output device 103 is controlled through a network 106.例文帳に追加

また、ターゲットボード１０１上のＦＰＧＡ１１２に対する回路データの変更と、ターゲットボード１０１と外部入出力装置１０３を接続する外部インターフェースの制御を、ネットワーク１０６を介して行えるようにする。 - 特許庁

The etching is continued to a microcrystallized region of an array region 30 of the substrate, and formed with a borderless contact opening between the gate stacks 12 corresponding to the line interconnection such as an opening of the bit line or the like.例文帳に追加

エッチングは、基板のアレイ領域３０における微細結晶化された領域まで連続されて、ライン相互結線、例えばビットラインなどの開口に対応したゲート・スタック１２の間において、ボーダレス・コンタクト用開口を形成している。 - 特許庁

In the reconfiguration of this gate array, an optical memory 3 is arranged on the chip and this optical memory 3 is irradiated with light, and by simultaneously irradiating each of the light receiving elements with optical signals depending on programs, the logic cell is reconfigured.例文帳に追加

このゲートアレイを再構成するに際し、チップ上に光メモリ３を配置し、この光メモリ３に光を照射して、受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、ロジックセルを再構成する。 - 特許庁

As a mask for forming the lamination gate of a memory cell array is used to perform an SAS etching process, another mask for the SAS etching process is unwanted and a process margin in a bit line contact region can be ensured.例文帳に追加

メモリセルアレーの積層ゲートを形成するためのマスクを用いてＳＡＳエッチング工程を行うので、別途のＳＡＳエッチング工程用のマスクを必要とせず、ビットラインコンタクト領域における工程マージンを確保することができる。 - 特許庁

To provide a semiconductor memory device in which an electrode at the lower layer section of a cell array section can simultaneously be formed with a gate electrode of a transistor in a peripheral circuit section and resistance of the electrode is low and to provide a manufacturing method of the semiconductor memory device.例文帳に追加

セルアレイ部の下層部分の電極を周辺回路部のトランジスタのゲート電極と同時に形成することができ、且つ、この電極の抵抗が低い半導体記憶装置及びその製造方法を提供する。 - 特許庁