「Gate Array」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

The recording device outputs a plurality of kinds of driving waveform data signals FIRE 01 to 06 including a plurality of kinds of driving waveform signals and a plurality of waveform distinguishment signals SEL FIRE to a head driver 21 from a gate array 14.例文帳に追加

ゲートアレイ１４からヘッドドライバ２１に、複数種類の駆動波形信号を含む複数種類の駆動波形データ信号FIRE 01〜06と、複数の波形判別信号SEL FIREとが出力される。 - 特許庁

The connections 13 is provided with a multilayer pattern STCON for special purpose for connection in an end part, either on the gate array IC 11 side or on the macro cell 12 side.例文帳に追加

上記接続端部１３は、ゲートアレイ集積回路１１側、マクロセル１２側のうちのいずれかの配線端部に多層構造の接続専用パターンＳＴＣＯＮを設けている。 - 特許庁

The presence/absence of authority to store the accounting information is inspected by a DSP(digital signal processor) or gate array and the accounting information is stored by using electric power supplied from the printer by the ink cartridge.例文帳に追加

インクカートリッジは、ＤＳＰやゲートアレイにより会計情報を記憶する権限の有無を検査し、プリンタから供給された電力を利用して会計情報を記憶する。 - 特許庁

In a CMOS image sensor, having a photoelectric conversion section (photogate section) 30 for each pixel, constituting a two-dimensional pixel array, is provided with a signal-detecting section 20 consisting of a floating gate (FG).例文帳に追加

２次元画素アレイを構成する各画素に光電変換部（フォトゲート部）３０を有するＣＭＯＳイメージセンサにおいて、フローティングゲート（ＦＧ）による信号検出部２０を設ける。 - 特許庁

To provide a method and a device for correcting the light irradiation position of an optical reconstruction type gate array with which positioning accuracy is automatically corrected by correcting a light direction.例文帳に追加

光の方向を補正して、自動的に位置決め精度の補正を行うことが可能な光再構成型ゲートアレイの光照射位置補正方法及びその装置を提供する。 - 特許庁

N-channel type memory cell selecting MISFETs, having gate electrodes 9A (word lines WL) using a p^+ poly-SiGe film 9p are formed in a memory array, and n-channel MISFETs, having gate electrodes 9B using an n^+ poly-SiGe film 9n and p-channel MISFETs, having gate electrodes 9C using the p^+ poly-SiGe film 9p, are formed.例文帳に追加

ｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ａ（ワード線ＷＬ）に用いたｎチャネル型のメモリセル選択用ＭＩＳＦＥＴをメモリアレイに形成し、ｎ^^+ポリＳｉＧｅ膜９ｎをゲート電極９Ｂに用いたｎチャネルＭＩＳＦＥＴおよびｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ｃに用いたｐチャネルＭＩＳＦＥＴを形成する。 - 特許庁

By rewriting the content of a programmable gate array in a sub routine of each process, the same function of a logic circuit of an exclusively necessary function is realized in a programmable gate array of a scale smaller than the scale for including the logic circuit for all the functions with respect to the printing, image reading, reading and writing operation for magnetic information in a multiple function printer, the material cost can be reduced.例文帳に追加

多機能プリンタの印字やイメージリード、磁気情報の読み書き動作に対して、シーケンスに従い排他的に必要な機能の論理回路を各処理のサブルーチンの中でプログラマブルゲートアレイの中身を書換えることにより全ての機能の論理回路が入る規模より小さい規模のプログラマブルゲートアレイで同じ機能を実現し材料費を低減することができる。 - 特許庁

In the manufacture method of an array substrate for a liquid crystal display device, when the gate line and the data line are formed on the array substrate, metal material having high chemical corrosion resistance and low electrical resistance is used and, thereby, the process is simplified.例文帳に追加

本発明は液晶表示装置用アレイ基板の製造方法に係り、アレイ基板にゲート配線及びデータ配線を形成する時に、化学的に耐蝕性が強く、抵抗値が小さい金属物質を用いることによって、工程を単純化する方法に関するものである。 - 特許庁

As the light emitting element array chip 1 with a select signal (high level) in common with anodes a, c of the switching device S entered can emit light, the time-shared driving sharing the light emitting signal (high level) and a gate signal (low level) between a plurality of light emitting element array chips 1 is provided.例文帳に追加

スイッチデバイスＳのアノードａ，ｃに共通のセレクト信号（ハイレベル）が入力されている発光素子アレイチップ１を発光させることができるので、発光信号（ハイレベル）およびゲート信号（ローレベル）を複数の発光素子アレイチップ１間で共用する時分割駆動が実現できる。 - 特許庁

On the surface of a counter electrode substrate 6 on the liquid crystal layer side, counter electrodes 11 to 15 which are divided at right angles to the gate wires 1 of the TFT array substrate 4 are formed and arranged opposite to at least one array of the pixel electrodes 7.例文帳に追加

対向電極基板６の液晶層側表面には、TFTアレイ基板４のゲート配線１と直交する方向に分割された複数の対向電極１１乃至１５が形成されており、対向電極１１乃至１５のそれぞれが画素電極７の少なくとも１列と対向配置されている。 - 特許庁

To prevent breakdowns of an insulating film between stacked gates and a gate insulating film of a transistor in an NAND cell, even if an etching residue of a polysilicon film for forming a floating gate is generated in the column direction along a projection side face of an STI region at an end in the row direction of a cell array of an NAND type flash memory.例文帳に追加

NAND型フラッシュメモリのセルアレイの行方向端におけるSTI 領域の突出側面に沿って列方向に浮遊ゲート形成用ポリシリコン膜のエッチング残りが発生しても、NANDセル内のトランジスタの積層ゲート間絶縁膜およびゲート絶縁膜の破壊を防止する。 - 特許庁

In the DRAM 1, the gate insulating film (not shown in the figure) of each transistor in a memory cell array block 11 and an I/O circuit block (I/O circuit area) 13 constituting the memory cell area of the DRAM 1 is formed thicker in thickness than the gate insulating film of each transistor in the peripheral circuit block (peripheral circuit area) 12.例文帳に追加

ＤＲＡＭ１において、メモリセル領域を構成するメモリセルアレイブロック１１およびＩ／Ｏ回路ブロック１３（Ｉ／Ｏ回路領域）の各トランジスタのゲート絶縁膜（図示せず）を、周辺回路ブロック１２（周辺回路領域）のトランジスタのゲート絶縁膜よりも厚く形成したものである。 - 特許庁

The array substrate for the liquid crystal display device is formed by arranging thin-film transistor (TFT) sections within respective pixel regions in the central sides of unit pixels, by substituting source electrodes and gate electrodes respectively for data lines and gate lines and by parting drain electrodes apart the prescribed spacing from the data lines.例文帳に追加

本発明は、液晶表示装置のアレー基板において、各画素領域内の薄膜トランジスタ部を単位ピクセルの中央側部に配置して、ソース電極及びゲート電極を各々データライン及びゲートラインに代替し、ドレイン電極をデータラインと所定間隔離隔して形成する。 - 特許庁

The logic circuit is formed of standard cells constituting the standard cell region SC, and the switching transistor of an MTCMOS which controls the power supply and leak route interruption of an adjacent logic circuit is formed of the basic cells of gate arrays constituting each gate array region GA.例文帳に追加

スタンダードセル領域ＳＣを構成するスタンダードセルにより論理回路が形成され、各ゲートアレイ領域ＧＡを構成するゲートアレイのベーシックセルにより、近接する論理回路部の電源供給とリーク経路遮断を制御するＭＴＣＭＯＳのスイッチトランジスタが形成されている。 - 特許庁

The detector elements 150 in respective regions 102, 104 in the two-dimensional array 100 can be gate-controlled separately and the detector elements can be gate-driven at a flock (112 or 14) unit so as to read out data to a region frontal amplifier 106 via a common data line 152.例文帳に追加

２次元アレイ（１００）内の各領域（１０２，１０４）内の検出器素子（１５０）は、別々にゲート制御することができ、また、共通のデータ線（１５２）を介して領域前置増幅器（１０６）へデータを読み出すように、検出器素子をフロック（１１２又は１４）単位でゲート駆動することができる。 - 特許庁

A gate array cell and a clamp diode Dn are formed in a logical section, and the n^+ semiconductor area 13nd of the clamp diode Dn and all or a part of a gate electrode 10B of a n-channel MISFET in the logical section are connected by using a conductive film BLD on the same layer as a bit line BL.例文帳に追加

論理部にゲートアレイセルとクランプダイオードＤｎとを形成し、クランプダイオードＤｎのｎ^+半導体領域１３ｎｄと論理部のｎチャネルＭＩＳＦＥＴのゲート電極１０Ｂの全てまたは一部とをビット線ＢＬと同一層の導体膜ＢＬＤにより接続する。 - 特許庁

A memory cell comprises a ferroelectric gate type dual-gate thin-film transistor, wherein a thin transistor is provided on both surfaces of a ferroelectric thin film 1, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array.例文帳に追加

強誘電体薄膜１の両面に薄膜トランジスタを設けた強誘電体ゲート型デュアルゲート薄膜トランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。 - 特許庁

To provide a highly reliable thin-film transistor which reduces leak current due to a failure of a gate insulation film or the like or short-circuiting when the gate insulation film is formed from a solution, and to provide a manufacturing method thereof, a thin-film transistor array, and an image display.例文帳に追加

ゲート絶縁膜を溶液から形成する場合において、ゲート絶縁膜の欠陥などに起因するリーク電流やショートの発生を低減することができ、信頼性の高い薄膜トランジスタ、薄膜トランジスタの製造方法、薄膜トランジスタアレイ及び画像表示装置を提供すること。 - 特許庁

A memory array is provided with nonvolatile memory cells (M11-M22) being one set of a first transistor part of a MOS type having an electric charges holding layer and a memory gate and used for storing information and a second transistor part of a MOS type having a control gate and connecting selectively the first transistor part to a bit line.例文帳に追加

メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性のメモリセル（Ｍ１１〜Ｍ２２）を備える。 - 特許庁

The detecting part obtains two scanning images when each of the gate drive circuits are driven, detects non-driven parts on each of the scanning images, and detects the non-driven states of the TFT array region and the gate drive circuits based on the emerging state of the non-driven part detected on the each of the scanning images.例文帳に追加

検出部は、各ゲート駆動回路の駆動時における２つの走査画像を取得し、各走査画像上の非駆動部位を検出し、各走査画像で検出された非駆動部位の出現状態に基づいてＴＦＴアレイ領域とゲート駆動回路の非駆動状態を検出する。 - 特許庁

A liquid crystal display device is provided with an array substrate having a plurality of source lines, a plurality of gate lines, a plurality of pixel electrodes 10, a plurality of switching elements and a plurality of common wirings 2, a counter substrate opposed to the array substrate and having a counter electrode and a liquid crystal layer packed between the array substrate and the counter substrate and comprising an OCB mode liquid crystal.例文帳に追加

液晶表示装置は、複数本のソース線および複数本のゲート線と、複数の画素電極１０と、複数のスイッチング素子と、複数の共通配線２とを有するアレイ基板と、前記アレイ基板に対向する対向電極を有する対向基板と、前記アレイ基板と前記対向基板との間に充填されているＯＣＢモード液晶からなる液晶層とを具備している。 - 特許庁

The control circuit 40 is provided with an ROM 41 in which hardware design data corresponding to the plurality of types of circuits to be controlled are preliminarily written, an address decoder 42 and a programmable gate array (FPGA) 43 or the like.例文帳に追加

制御回路４０には、複数種の被制御回路に応じたハードウェアデザインデータをあらかじめ書き込んだＲＯＭ４１、アドレスデコーダ４２、プログラマブルゲートアレイ（ＦＰＧＡ）４３などを備えている。 - 特許庁

Finally, a gap filling means 27 arrays successively the gap filling blocks at all positions where the gate array blocks, cell base blocks and gap filling blocks are not placed.例文帳に追加

ゲートアレイブロックは全幅の半分以上の隙間充填ブロックを介してセルベースブロックに隣接するので、障害が確実に防止されているマスタスライスが簡単な処理で自動的にデータ生成される。 - 特許庁

Each array is provided with transfer gates 91-96 that are switched on/off with the output of a linear control circuit and a test signal TEST so as to monitor the gate level of each FET switch from a monitor terminal MO.例文帳に追加

リニア制御回路の出力とテスト信号ＴＥＳＴでオンオフされるトランスファーゲート９１〜９６を各アレイに設け、モニター端子ＭＯからＦＥＴスイッチのゲート電位をモニターできるようにする。 - 特許庁

An alignment mark, a black matrix formed on a color filter substrate, or a gate electrode pattern formed on an array substrate are distinguished from one another, and a position coordinate of a distinguished object is acquired (S304).例文帳に追加

アラインメントマーク、カラーフィルター基板に形成されたブラックマトリクスあるいはアレイ基板に形成されたゲート電極パターンなどを識別して、識別した対象の位置座標を取得する（Ｓ３０４）。 - 特許庁

To provide a image processor equipped with a pair of image processing circuits capable of recombining the wiring of a gate array and a control part for controlling the image processing circuits for increasing the speed of the image processing operation.例文帳に追加

ゲートアレイの配線の組替えが可能な一対の画像処理回路及び該画像処理回路を制御する制御部を備えて、画像処理動作の高速化を実現し得る画像処理装置を提供する。 - 特許庁

To provide an array substrate which maintains the gate insulation film capacity of TFT (thin film transistor) while reducing wiring delay and reduces the number of point defects and a method for manufacturing the same.例文帳に追加

本発明の目的は、配線遅延の低減させながらＴＦＴのゲート絶縁膜容量を維持し、かつ、点欠数を減少させるアレイ基板およびその製造方法を提供することにある。 - 特許庁

The channel length of TFTs for controlling conductive states among the gate wirings and the source wirings and the short ring of an array substrate is made to be shorter and that of TFTs provided in pixels of a display area.例文帳に追加

アレイ基板のゲート及びソース配線とショートリングとの間の導通状態を制御するＴＦＴのチャネル長を、表示領域の画素内に設けられたＴＦＴのチャネル長よりも短くする。 - 特許庁

Element isolation layers 210 are formed on a semiconductor substrate 100 having a cell array part and a periphreral circuit part, and an interlayer insulating layer covering a floating gate pattern via tunnel oxide layers 150 is formed.例文帳に追加

セルアレー部及び周辺回路部を有する半導体基板１００上に素子分離層２１０を形成し、トンネル酸化層１５０を介する浮遊ゲートパターンを覆う層間絶縁層を形成する。 - 特許庁

When a storage element of the memory cell array 7 is deteriorated and a threshold value of gate voltage is reduced, data cannot be read out correctly by the determine- verify voltage, the comparison result in the decision circuit 6 is noncoincidence.例文帳に追加

メモリセルアレイ７の記憶素子が劣化し、ゲート電圧の閾値が低下している場合にはディターミンベリファイ電圧では正しくデータを読み出すことができず、判定回路６における比較結果は不一致となる。 - 特許庁

To parallel execution of the processing of a microprocessor concerning realize a network interface and the processing of an FPGA for instruction by preventing the development cost-up of a gate array and the prolongation of the development period.例文帳に追加

ゲートアレイの開発コストの上昇および開発期間の長期化を回避し、ネットワークインタフェースについてのマイクロプロセッサの処理と命令用ＦＰＧＡの処理との並列的な実行を実現する。 - 特許庁

The copy prevention circuit device for reading and transferring circuit configuration data from a storage device to a gate array (FPGA) where circuit configuration is rewritable on a user side comprises a data generation circuit and a data switching circuit.例文帳に追加

コピー防止回路装置は、ユーザの手元で回路構成の書き換えが可能なゲートアレイ（ＦＰＧＡ）に記憶装置から回路構成データを読み出して転送し、データ生成回路と、データ切替回路とを具備する。 - 特許庁

The memory cell array blocks are formed in the first well group of the semiconductor substrate and the longitudinal direction of the first well group coincides with a direction D2 in which the word lines and the control gate lines are extended.例文帳に追加

メモリセルアレイブロックは、半導体基板の第１のウェル群に形成され、第１のウェル群の長手方向は、複数のワード線及び複数のコントロールゲート線が延びる方向Ｄ２と一致する。 - 特許庁

Employing an inverter array and a NOR gate synthesizes the detected output signals to provide the power potential detection circuit that can both detect the high-speed increase and the high-speed decrease in the power potential.例文帳に追加

検知された出力信号をインバータ列とＮＯＲゲートを用いて合成すれば、高速な電源電位の上昇と下降を共に検知する電源電位検知回路を提供することができる。 - 特許庁

A FPGA (Field Programmable Gate Array) 403 functions as an initiation mode setting circuit for setting an initiation mode when initiating a CPU 401 by loading data for initiation stored in a PROM 402 to a circuit setting memory 404.例文帳に追加

ＦＰＧＡ４０３は、ＰＲＯＭ４０２に記憶された起動用データを回路設定メモリ４０４にロードし、ＣＰＵ４０１を起動する際の起動モードを設定する起動モード設定回路として機能する。 - 特許庁

An FD 11, a transistor 7 for amplification 7, a reset gate 6, and a vertical selection switch 9, are arranged as one group by every two pixels 10 adjacent in an array direction commonly with respect to the two pixels 10.例文帳に追加

一方、列方向に隣り合う２つの画素１０毎に、当該２つの画素１０に対して共通して、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９が１組設けられる。 - 特許庁

For a laser printer 1, a signal indicating the input and output status of each of I/O ports 13 is outputted from a serial communication port 15 in a gate array 10 for the built-in I/O expansion.例文帳に追加

レーザプリンタ１においては、内蔵するＩ／Ｏ拡張用のゲートアレイ１０において、そのシリアル通信ポート１５から各Ｉ／Ｏポート１３の入出力状態を表す信号を出力する。 - 特許庁

To provide a memory cell formed with an FET (Field-Effect Transistor) having a floating channel or a floating gate, and a memory array comprising a plurality of memory cells.例文帳に追加

浮動チャネルまたは浮動ゲートを持つＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））により形成されたメモリセル、複数のメモリセルから成るメモリアレイの提供。 - 特許庁

On an LSI chip, an interconnection for wiring patterns on a gate array IC 11 side and on a macro cell 12 side is disposed and wired automatically by data which depends on different CAD grids.例文帳に追加

ＬＳＩチップ１上においてゲートアレイ集積回路１１側とマクロセル１２側の配線パターン相互の接続は、互いに異なるＣＡＤグリッドに依存したデータにより自動配置配線される。 - 特許庁

According to the mentioned RTL description, logic composition is performed while the code data are selectively compared to generate the logic circuit diagram excluding the logic gate by the unused bit array.例文帳に追加

比較処理の必要性の有無を示したＲＴＬ記述に基づいて、選択的にコードデータの比較処理を行いつつ論理合成し、使用しないビット列による論理ゲートを省いた論理回路図を生成する。 - 特許庁

An emitter 15 and a gate electrode 13 are protected from damages by the positive ion and excessive electrons caused by the gas to be emitted from the photoelectric transfer film 23, and stabilization of the action and low noise level of the cathode array are realized.例文帳に追加

光電変換膜23中から放出されるガスによる正イオン、余剰電子からエミッタ15とゲート電極13の損傷が防護され、陰極アレイの動作安定、低雑音が実現する。 - 特許庁

In designing automatic arrangement and wiring, a wide wire extended end is designed to be arranged in a wire end either on the gate array IC 11 side or the macro cell 12 side.例文帳に追加

これは自動配置配線の設計段階において、ゲートアレイ集積回路側１１、マクロセル側１２いずれかの配線端部に対して幅広の配線延在端部を構成（配置設計）しておくものである。 - 特許庁

To exclusively drive a couple of LEDs and make larger a degree of freedom in layout of each configuration element while controlling reduction in operation characteristic as much as possible on the occasion of configurating the element with a gate array or the like.例文帳に追加

２つのＬＥＤを排他的に駆動できる上に、ゲートアレイなどで構成する場合に、動作特性の低下をできるだけ抑制しつつ、各構成要素の配置の自由度を大きくする。 - 特許庁

Chapter 4, Scanning the Source Code, explains how you can feed this book through an optical scanner and regenerate the exact source code needed to build the software and the specialized gate array chip that we designed. 例文帳に追加

第４章 ソースコードのスキャンでは、この本を光学式のスキャナに通して、われわれの設計したソフトと、専用ゲートアレイチップをつくるためのソースコードを正確に再現する方法を説明している。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

A special array end structure and a method for manufacturing the same provided by the present invention allow most effectively backing three resistance layers including a diffusion bit line, a control gate, and a word gate polycrystalline silicon (here the control gate polycrystalline silicon may overlap on the diffusion bit line), using only a metal line of three layers while maintaining a minimum metal wiring pitch.例文帳に追加

本発明では、特別のアレー端構造体及びそれらの製作方法を提供することによって、拡散ビット線、コントロールゲート、及びワードゲート多結晶シリコンの３つの抵抗層（ここでコントロールゲート多結晶シリコンは、拡散ビット線と重なることができる）が、最小金属配線ピッチを維持しながら３層だけの金属線を使用して、最も効果的に裏打ちされる。 - 特許庁