「Gate Array」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The selective transistor has a double-layer gate electrode structure composed of a charge store electrode 2 and a control electrode 4, the unit array of memory transistors is connected to source lines 12 and bit lines 7 via the memory transistors.例文帳に追加

メモリトランジスタと選択トランジスタとは、電荷蓄積電極２及び制御電極４からなる２層ゲート電極構造を有し、選択トランジスタを介してメモリトランジスタの単位列をソース線１２及びビット線７に接続している。 - 特許庁

The memory array has a semiconductor substrate 30, a gate insulation film 37, and an electric charge accumulation region 36, and has a plurality of memory transistors in which a threshold value can be changed by injecting or discharging electrons for the electric charge accumulation region.例文帳に追加

メモリアレイは、半導体基板（３０）とゲート絶縁膜（３７）と電荷蓄積領域（３６）を有し、電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数のメモリトランジスタ（２１）を有する。 - 特許庁

A CPU stops a CCD sensor's reading an information code (step B9) at a point of time when a feature detecting gate array fails in feature pattern detection for an information code (step B2:YES), to start new reading operation.例文帳に追加

ＣＰＵは、特徴検出用ゲートアレイによる情報コードの特徴パターン検出が失敗すると（ステップＢ２：ＹＥＳ）、その時点でＣＣＤセンサによる情報コードの読み取りを停止させ（ステップＢ９）新たな読取り動作を開始させる。 - 特許庁

It is an object of the selection transistor to reduce total capacitance of the bit line or control gate line, or to reduce disturbing conditions to which a sub array in which cells are grouped may be subjected during programming and/or deleting.例文帳に追加

選択トランジスタの目的は、ビット線又はコントロールゲート線の全体的キャパシタンスを低減すること、又はセルをグループ化したサブアレーが、プログラム及び／又は消去の間に受けるうる擾乱条件を抑制することになるであろう。 - 特許庁

When complex data I and Q outputted from a reconfigurable circuit 12 are matched with a fixed multiplexing condition in FPGA (field programmable gate array), a multiplexing circuit 241 multiplexes and stores the corresponding data I and Q in a memory 20.例文帳に追加

ＦＰＧＡにおいて、リコンフィギュラブル回路１２から出力される複素データＩとＱとが、一定の多重化条件に合致する場合には、多重化回路２４１は、対応するデータＩとＱを多重化してメモリ２０に格納する。 - 特許庁

To provide an array waveguide grid element which is easily integrated together with an LD/SW/Gate/AMP/waveguide type PD and is easily connected to an optical fiber by connecting a high mesa waveguide structure and a buried waveguide structure.例文帳に追加

ハイメサ導波路構造と埋め込み導波路構造を接続することによって、ＬＤ／ＳＷ／Ｇａｔｅ／ＡＭＰ／導波路型ＰＤなどとの集積が容易であり、また、光ファイバーとの接続も容易となるアレイ導波路格子素子を提供すること。 - 特許庁

A TFT array substrate 100 is provided with a notched part 110 near the position where a gate transmission wiring 105 and a common transmission wiring 107 intersect, and the notched part 110 is provided with an electrostatic breakdown preventing part 200.例文帳に追加

ＴＦＴアレイ基板１００において、ゲート伝送配線１０５とコモン伝送配線１０７が交差する位置の近傍に、切り欠き部１１０を有し、この切り欠き部１１０に静電破壊防止部２００が形成されている。 - 特許庁

Or the thin film transistor liquid crystal display device which uses the reset signal by shifting the phase of the gate driving pulses in the gate line direction according to the clock cycles while at least one or more 1-bit shift registers are integrated uses the reset signal of the shift register positioned at the final stage of the shift register array as an input signal for the driving pulses.例文帳に追加

あるいは、少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタ列の最後の段に位置したシフトレジスタのリセット信号を、駆動パルスの入力信号として使用する - 特許庁

In an active matrix substrate 201, a plurality of pairs of TFTs 104 and pixel electrodes 9 are arranged like an array, where each TFT 104 includes a gate electrode 2 and a gate insulating film 3 which are formed on a substrate 1, a channel layer comprising a crystalline semiconductor film 41 and/or an amorphous semiconductor film 42, a source electrode 5s, and a drain electrode 5d.例文帳に追加

アクティブマトリックス基板２０１は、基板１上に形成されたゲート電極２及びゲート絶縁膜３と、結晶性半導体膜４１及び／又は非晶質半導体膜４２からなるチャネル層と、ソース電極５ｓ及びドレイン電極５ｄとを備えたＴＦＴ１０４と、画素電極９とが複数対アレイ状に配置されたものである。 - 特許庁

A light emitting element array chip 1 is composed of n (n is an integer ≥2) switching thyristors S, n signal transmission lines GH individually connected to N-gate electrodes (d) of the switching thyristors S and a plurality of light emitting thyristors T in each of which an N-gate electrode (b) is connected to any one of the n signal transmission lines GH.例文帳に追加

ｎ（ｎは２以上の整数）個のスイッチ用サイリスタＳと、前記スイッチ用サイリスタＳのＮゲート電極ｄに個別に接続されるｎ本の信号伝送路ＧＨと、前記ｎ本の信号伝送路ＧＨのうちのいずれか１つとＮゲート電極ｂが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。 - 特許庁

Only one piece of shift register is arranged in a gate line drive circuit 33 and three kinds of control signals are generated for controlling the pixel circuits 5 by a shift pulse which is an output of the shift register, therefore, the constitution of the gate line drive circuit 33 is simplified, and the power consumption and the frame area of the array substrate are reduced.例文帳に追加

ゲート線駆動回路３３内に１個だけシフトレジスタを設け、このシフトレジスタの出力であるシフトパルスから画素回路５を制御するための３種類の制御信号を生成するようにしたため、ゲート線駆動回路３３の構成を簡略化でき、消費電力を低減できるとともに、アレイ基板の額縁面積を削減できる。 - 特許庁

The TFT array substrate comprises a gate line 4 provided on an insulating substrate, a source line 5 intersecting the gate line 4 through an insulating film, a source electrode 3 connected with the source line, a drain electrode 2 provided oppositely to the source electrode 3, and a semiconductor layer 1 underlying the source electrode 3 and the drain electrode 2.例文帳に追加

本発明にかかるＴＦＴアレイ基板は絶縁性基板上に設けられたゲート配線４と、ゲート配線４と絶縁膜を介して交差するソース配線５と、ソース配線と接続されたソース電極３と、ソース電極３と対向して設けられたドレイン電極２と、ソース電極３とドレイン電極２の下層に設けられた半導体層１を備えている。 - 特許庁

A field-programmable gate array (FPGA) may include data receiver and/or transmitter circuitry that is adapted to receive and/or transmit data at any frequency(ies) or data rate(s) in a wide range of possible frequencies or data rates.例文帳に追加

ＦＰＧＡは、広範囲な可能性ある周波数またはデータ転送速度における任意の周波数またはデータ転送速度で、データを受信および／または送信するように改造されたデータ受信機および／または送信機回路網を含み得る。 - 特許庁

The control circuit includes a first transistor with a gate that is controlled by a reference signal, and a current mirror circuit that is coupled to drive a control line (column line, for example, ) in the array with a current for mirroring a current that passes through the first transistor.例文帳に追加

制御回路は基準信号に制御されるゲートを有する第１のトランジスタと、第１のトランジスタを通る電流をミラーする電流でアレイの制御線（たとえばコラム線）を駆動するように結合する電流ミラー回路とを含む。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

To provide an apparatus for interrupt control capable of correcting a program for interrupt processing with great facility even when changing connections of peripheral devices to a CPU or its gate array in information equipment such as a PDA(Personal Digital Assistants).例文帳に追加

ＰＤＡなどの情報機器にあって、ＣＰＵやそのゲートアレイに対して周辺デバイスの接続変更を行った場合でも、非常に簡単に割り込み処理用のプログラム修正を行うことが可能な割り込み制御装置を提供する。 - 特許庁

The scanning circuit 130 successively outputs pulses synchronizing with the clock signals ϕ1 and ϕ2 whose waveforms are shaped to output terminals O1 and O2-On, and impresses the pulses through a buffer array 120 to the gate of each pixel switch TFT112 as sampling pulses S1-Sn.例文帳に追加

走査回路１３０は、出力端子Ｏ１，Ｏ２〜Ｏｎに、波形整形されたクロック信号φ１，φ２に同期したパルスを順次出力し、バッファアレイ１２０を介して各画素スイッチＴＦＴ１１２のゲートにサンプリングパルスＳ１〜Ｓｎとして印加する。 - 特許庁

To provide a safety protection instrumentation system and a method for handling it which can prevent errors caused by static logic faults and the timing of signal processing in the safety protection instrumentation system for a reactor using hardware logic such as a field programmable gate array (FPGA).例文帳に追加

ＦＰＧＡなどのハードウエアロジックを用いた原子炉の安全保護計装システムにおける、スタティックな論理誤りや信号処理のタイミングに起因するエラーを防止することが可能な安全保護計装システムおよびその取扱方法を提供する。 - 特許庁

In the case of performing logic compiling, a switch 160 is switched over, a compile program is loaded onto a logic device FPGA(field programmable gate array) 120 from a memory 140, and design data stored in a magnetic disk 150 are applied to the logic device FPGA 120 through a memory 170.例文帳に追加

論理コンパイルを行う場合、スイッチ１６０を切換え、メモリ１４０よりコンパイルプログラムを論理デバイスＦＰＧＡ１２０にロードし、磁気デイスク１５０に格納された設計データをメモリ１７０を介して論理デバイスＦＰＧＡ１２０に印加する。 - 特許庁

While a Hi-level FPGA (Field Programmable Gate Array) initialization complete signal output by an FPGA initialization circuit 134 is supplied to a CPU 121, a Low-level FPGA initialization complete signal is supplied to a reset part 126 as a watchdog invalidation signal.例文帳に追加

ＦＰＧＡ初期化回路１３４から出力されるＨｉレベルのＦＰＧＡ初期化完了信号をＣＰＵ１２１に与える一方、ＬｏｗレベルのＦＰＧＡ初期化完了信号をウオッチドッグ無効信号としてリセット部１２６に与える。 - 特許庁

In the semiconductor device, a plurality of memory cells each composed of a memory transistor having a floating gate electrode FG and a control transistor connected to the memory transistor in series are arranged in an array shape in X and Y directions on the main surface of a semiconductor substrate.例文帳に追加

フローティングゲート電極ＦＧを有するメモリトランジスタとこのメモリトランジスタに直列に接続された制御トランジスタとで構成されたメモリセルを、半導体基板の主面にＸ方向およびＹ方向にアレイ状に複数配列させる。 - 特許庁

The TFT array substrate 200 is formed by successively laminating a semiconductor layer 1, gate insulating film 2, scanning line 3 and capacitor line 3b, flattened interlayer insulating film 4, interlayer insulating film 7 and pixel electrodes 9a on a substrate 10.例文帳に追加

ＴＦＴアレイ基板２００は、基板１０上に半導体層１、ゲート絶縁膜２、走査線３及び容量線３ｂ、平坦化処理された層間絶縁膜４、層間絶縁膜７、画素電極９ａが順次積層されて構成される。 - 特許庁

Reference potential precharge of a memory cell array 1 is performed by selecting a bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDAL connected to a control circuit 3.例文帳に追加

メモリセルアレイ１の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＡＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

The display monitor circuit provided to a gate array incorporated in a microcomputer is provided with a verification wire 11b for wiring circuit B for circuit operation verification applied with a signal having a specified phase adjacently to a wiring part 11a of the display monitor circuit A.例文帳に追加

マイクロコンピュータに内蔵されるゲートアレイに設けられたディレイモニタ回路において、ディレイモニタ回路Ａの配線部分１１ａに隣接して所定位相の信号が印加される回路動作検証用配線回路Ｂの検証用配線１１ｂを設けた。 - 特許庁

The reference potential precharge of a memory cell array 2 is performed by selecting the bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDBL connected to a control circuit 3.例文帳に追加

メモリセルアレイ２の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＢＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

The controller 110 is further configured to keep the transfer gate 44 in a closed state during a time period, when the charge transfer register 47 is shifting a set of charges previously transferred from the array of photosensitive elements 41 to the charge transfer register 47.例文帳に追加

コントローラ（１１０）は、さらに、電荷転送レジスタ（４７）が、光電性素子（４１）のアレイから電荷転送レジスタ（４７）に既に転送された１組の電荷を移送している期間中、転送ゲート（４４）を閉じた状態に維持するよう構成される。 - 特許庁

The acoustic pulse reflected on a target object 201 is received by a plane wave receiving array 110, and the received result is transmitted through a Doppler gate processing part 116, and image synthesis processing 117-119 is operated so that the front image of the target object can be obtained.例文帳に追加

目標物体２０１から反射された音波パルスを平面受波アレイ１１０で受信し、この受信結果をドップラゲート処理部１１６を通して画像合成処理（１１７〜１１９）することにより、目標物体の正面画像を得る。 - 特許庁

To provide a method for controlling a non-volatile semiconductor memory having a floating gate by which the dispersion of the threshold values of each cell in a memory cell array can be suppressed, the controllability of threshold distribution can be improved, and program speed can be improved.例文帳に追加

浮遊ゲートを有する不揮発性半導体メモリにおいて、メモリセルアレイ内の各セルの閾値のばらつきの抑制と、閾値分布の制御性の向上と、プログラム速度の向上を図れる不揮発性半導体メモリの制御方法を提供する。 - 特許庁

The manufacturing method of the display apparatus includes a step of electrically interconnecting the metallic board 100, the gate short wires 105 and the source short wires 104 via contact holes 102, 103 at least in the manufacturing step of the matrix array board.例文帳に追加

この表示装置の製造方法は、少なくともマトリクスアレイ基板の製造工程において、金属基板１００とゲートショート配線１０５およびソースショート配線１０４とをコンタクトホール１０２，１０３を介して電気的に接続する工程を有している。 - 特許庁

To obtain the excellent display quality level by eliminating the influence of a back gate phenomenon and the influence of other caused by a light shielding film in an electrode substrate for a display device used as an array substrate of an active matrix type liquid crystal display device.例文帳に追加

アクティブマトリクス型液晶表示装置のアレイ基板として用いられる表示装置用電極基板において、光遮蔽膜に起因するバックゲート現象の影響やその他の影響をなくして、優れた表示品位が得られるようにする。 - 特許庁

Each galvano control part 22(n) is provided with a field programmable gate array (FPGA) 50(n) of one chip, digital-analog conversion circuits (DAC) 60(n), 62(n) for X axis and Y axis, and galvano driving circuits 64(n), 66(n) for X axis and Y axis.例文帳に追加

各ガルバノ制御部２２(n)は、１チップのフィールドプログラマブル・ゲートアレイ（ＦＰＧＡ）５０(n)と、Ｘ軸およびＹ軸用のディジタル−アナログ変換回路（ＤＡＣ）６０(n)，６２(n)と、Ｘ軸およびＹ軸用のガルバノ駆動回路６４(n)，６６(n)とを有している。 - 特許庁

This DRAM drives nodes N28, N29, namely, a pair of bit lines BL, /BL connected to a read-out column selection gate 23 by a power source voltage VDDS for array, and drives a read-out column selection line CSLR by a power source voltage VDDS for a peripheral circuit.例文帳に追加

このＤＲＡＭは、読出列選択ゲート２３に接続されるノードＮ２８，Ｎ２９すなわちビット線対ＢＬ，／ＢＬをアレイ用電源電圧ＶＤＤＳで駆動し、読出列選択線ＣＳＬＲを周辺回路用電源電圧ＶＤＤで駆動する。 - 特許庁

In the memory device having a floating gate type memory cell array transistor, a boosting ratio of a boost voltage-generating circuit is set to be variable so that a value of a boost voltage for driving a word line at the read time is constant in accordance with a level of a source voltage.例文帳に追加

フローティングゲート型のメモリセルアレイトランジスタを有するメモリデバイスにおいて、電源電圧のレベルに応じて読み出し時のワード線駆動用の昇圧電圧値が一定になるように、昇圧電圧発生回路の昇圧比を可変設定する。 - 特許庁

Moire fringes which are formed by light transmitted through a scale from a light source 1 are converted into an electric signal by a light receiving part 2 so as to be supplied to a microcomputer 6 via an amplifier 3, a waveform shaping circuit 4 and a gate array 5, and the high-order absolute value of the scale is detected.例文帳に追加

光源１からスケールを透過する光が形成するモアレ縞を、受光部２によって電気信号に変換し、アンプ３、波形整形回路４、ゲートアレイ５を介してマイコン６に供給し、スケールの上位のアブソリュート値を検出する。 - 特許庁

The upper layer metal wirings (MLo, MLe) for pile driving are extended from the word line drive circuits to be arranged face to face to a connection area (10) at the center part of the memory cell array, and mutually and electrically connected to the gate wirings in the connection area.例文帳に追加

杭打用の上層の金属配線（ＭＬｏ，ＭＬｅ）は、対向配置されるワード線ドライブ回路からメモリセルアレイの中央部の接続領域（１０）まで延在させ、接続領域においてゲート配線に交互に電気的に接続する。 - 特許庁

A CW cursor 100 used in the continuous wave measuring mode is set so as to connect an origin P disposed on an array oscillator 10 and a position for measurement, and a CW gate C_G is set at the position for measurement on the CW cursor 100.例文帳に追加

連続波測定モードで利用されるＣＷカーソル１００は、アレイ振動子１０上に設けられた原点Ｐと測定箇所を結ぶように設定され、ＣＷカーソル１００上の測定箇所にはＣＷゲートＣ_Ｇが設定される。 - 特許庁

To control the output signal of a board having respective functions in a controller at the actuation of an FPGA (field programmable gate array) or when a fault when the FPGA is used for the board and the signal such as data is outputted from the board.例文帳に追加

本発明は、制御装置内の各々の機能を有したボードにＦＰＧＡを利用してこのボードからデータ等の信号を出力する場合に、ＦＰＧＡの起動時や障害が発生した時にその出力信号を制御するようにする。 - 特許庁

The image signal data of an information code read by a CCD sensor 1 and A/D converted are first inputted to a characteristic detection gate array 5, and then a characteristic pattern included in the information code is detected by a characteristic detecting part 8.例文帳に追加

ＣＣＤセンサ１によって読取られ、Ａ／Ｄ変換された情報コードの画像信号データは先ず特徴検出ゲートアレイ５に入力され、特徴検出部８により情報コードに含まれている特徴パターンの検出が行なわれる。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

The semiconductor memory 50 comprises a word line WL, a global bit line GBL, and a local bit line LBL arranged while crossing one another, a memory cell array region 1 containing a plurality of ferroelectric memory cells 3 connected to the word line WL and local bit lines LBL, and a transfer gate transistor 4 arranged at the lower portion of the memory cell array region 1.例文帳に追加

この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。 - 特許庁

A light-emitting element array chip 1 is constituted including n pieces of thyristors S for switch (n: an integer of ≥2), n pieces of control signal transmission lines GH connected individually to N gate electrodes (d) of the thyristors S for switch, and a plurality of thyristors T for light emission having N gate electrodes (b) connected to one of the n pieces of control signal transmission lines GH.例文帳に追加

ｎ（ｎは２以上の整数）個のスイッチ用サイリスタＳと、前記スイッチ用サイリスタＳのＮゲート電極ｄに個別に接続されるｎ本の制御信号伝送路ＧＨと、前記ｎ本の制御信号伝送路ＧＨのうちのいずれか１つとＮゲート電極ｂが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。 - 特許庁

In this liquid crystal panel 300 of the present invention, an array substrate 100 formed with the gate line driving circuit 160 is bonded with a color filter substrate 200 to be opposed each other via a seal 350, and contact holes 217a, 217b of the gate line driving circuit are coated with an oriented film 270 extended from a display area DA.例文帳に追加

本発明に係る液晶表示パネル（３００）は、ゲート線駆動回路（１６０）が形成されたアレイ基板（１００）と、このアレイ基板とカラーフィルタ基板（２００）とが対向するようにシール（３５０）を介して貼り合せられており、前記ゲート線駆動回路のコンタクトホール（２１７ａ、２１７ｂ）は表示領域（ＤＡ）から延在された配向膜（２７０）で覆われていることを特徴とする。 - 特許庁

This computer system performs power supply control in a gate array 42 based on an indication of an OS and a BIOS on an on mode with respect to a bay device 33 connected to a bay 32, and performs power supply control by an embedded controller 41 in a sleep mode and an off mode.例文帳に追加

コンピュータシステムでは、ベイ３２に接続されるベイデバイス３３に対し、オン・モードではＯＳおよびＢＩＯＳの指示に基づくゲートアレイ４２における電源コントロールを行ない、スリープ・モードとオフ・モードでは、エンベデッドコントローラ４１による電源コントロールを行なう構成とした。 - 特許庁

A pixel array part 4, a vertical drive circuit 5 to successively select each pixel P via gate lines G, and a horizontal drive circuit 6 to write a picture signal on the selected pixel P via signal lines S are arranged on the same substrate in the display device.例文帳に追加

表示装置は、画素アレイ部４と、ゲート線Ｇを介して各画素Ｐを順次選択する垂直駆動回路５と、選択された画素Ｐに対し信号線Ｓを介して画像信号を書き込む水平駆動回路６とを同一基板上に配している。 - 特許庁

To provide a sampling frequency conversion circuit without using an FPGA(field programmable gate array) though the FPGA of a high integrated degree for facilitating logic change is conventionally required for each system since the conversion ratio is different by an applied system.例文帳に追加

標本化周波数変換回路では、その変換比率が適用システムにより異なるため、システム毎に高集積度で論理変更が容易なＦＰＧＡが必要とされていたが、ＦＰＧＡを用いることなく標本化周波数変換回路を実現する事を目的する。 - 特許庁