「Gate Array」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

To manufacture an array of a field electron emission element which is driven with a low voltage applied between an emitter and a gate and converges well to an anode electrode of the emission electron, with the less number of processes and high yields, by using a relatively low-cost fine processing device.例文帳に追加

エミッタとゲートとの間に印加する低い電圧で駆動し、かつ放出電子のアノード電極への収束度の高い電界電子放出素子のアレイを工程数少なく、歩留まりを高く、しかも比較的安価な微細加工装置を用いて作製する。 - 特許庁

To realize low power consumption and a high speed operation by suitably controlling the operation mode of the basic logic cell circuit and connection switch circuit of a field programmable gate array in accordance with the operating condition of each basic logic cell circuit when constituting a logic device.例文帳に追加

フィールド・プログラマブル・ゲート・アレイの基本論理セル回路および結線スイッチ回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御して、低消費電力化と動作の高速化を行う。 - 特許庁

The signal wire for transmitting the drive waveform signals of multiple kinds from a gate array 14 to the multiplexer 43Bk/C is commonly used for transmitting the drive waveform signals of the printing head about the recording material black and for transmitting the drive waveform signals of the recording head about the recording material cyan.例文帳に追加

ゲートアレイ１４からマルチプレクサ４３Ｂｋ／Ｃに複数種類の駆動波形信号を伝送する信号線は、記録材ブラックについての記録ヘッドの駆動波形信号の伝送と記録材シアンについての記録ヘッドの駆動波形信号の伝送に共用される。 - 特許庁

In the CMOS image sensor, drive of the unit pixel is controlled such that the reset transistor 64 resets the charge in the floating diffusion regions 63 in every plurality of rows not neighboring to one another in the pixel array part before transfer of charge by the transfer gate 62.例文帳に追加

そして、CMOSイメージセンサにおいては、転送ゲート６２による電荷転送前に、画素アレイ部において互いに隣接しない複数の行毎に、リセットトランジスタ６４による浮遊拡散領域６３の電荷をリセットするように単位画素の駆動が制御される。 - 特許庁

Thus, the substitute of dual gate oxide for MOSFET, in which a high voltage region in the counter-doped part is used for the memory array of DRAM, EDRAM, SRAM and NVRAM and the like, is supplied.例文帳に追加

この方法によって、ドープした層にある低電圧領域がサポート・デバイス用に使用され、カウンタ・ドープした部分にある高電圧領域がＤＲＡＭ、ＥＤＲＡＭ、ＳＲＡＭ、ＮＶＲＡＭなどのメモリ・アレイに使用される、ＭＯＳＦＥＴ用デュアル・ゲート酸化物の代替物が提供される。 - 特許庁

In a state wherein a silicon nitride film is used as a charge-trap film of each of memory cells MS arranged in a matrix in a memory cell array 1. silicon oxide films are used as gate insulating films of selection transistors SG1, SG2 included in a NAND cell MS together with the memory cell MC.例文帳に追加

メモリセルアレイ１にマトリクス状に配置されたメモリセルＭＣのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルＭＣとともにＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、シリコン酸窒化膜を用いる。 - 特許庁

A gate array counts the number of the pulses, decides that the level of a received signal is large because the number is ≥4 pulses, outputs a threshold change signal corresponding to the receiving level to an adjusting part and sets the threshold of the comparator to new threshold.例文帳に追加

ゲートアレイ１２はそのパルス数を計数しこれが予め定めた４パルス以上であるため、受信信号レベルが大きいと判断しその受信レベルに応じたしきい値変更信号を調整部２４に出力し比較器のしきい値を新たなしきい値に設定させる。 - 特許庁

A self-aligning method is provided for forming a semiconductor memory array of floating gate memory cells in a semiconductor substrate having a plurality of spaced apart insulating regions and active regions on the substrate substantially parallel to one another in the column direction, and an apparatus is formed thereby.例文帳に追加

縦方向に互いに概ね平行している基板上に離間した複数の絶縁領域及び活性領域を有する半導体基板にフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより形成される装置。 - 特許庁

Furthermore, a communication line 11, connecting the respective arrays is equipped with gate circuits 7-1 to 7-3 and is enabled to give array addresses in the order starting from the terminal control part closest to the main control part, by turning on and off signal transmission to following terminal control part arrays.例文帳に追加

さらに、それぞれの列の間を接続する通信線１１にはゲート回路７−１〜７−３を具えており、後続する端末制御部列への信号伝送をオンオフするようにして、主制御部１に近い列順に列アドレスを付与できるようにする。 - 特許庁

To inexpensively provide an HDLC control circuit realizing support of an HDLC bit synchronous system in a network terminal by using an existing LSI (gate array) performing a two layer processing for supporting an HDLC octet synchronous system.例文帳に追加

ネットワーク終端装置におけるＨＤＬＣ制御回路に関するものであり、ＨＤＬＣオクテット同期方式をサポートするレイヤ２処理を行う既存のＬＳＩ（ゲートアレイ）を用い、ＨＤＬＣビット同期方式のサポートを可能とする回路を低コストで実現する。 - 特許庁

In fabrication of the array substrate for liquid crystal display device according to a new four-mask process, an island-like active layer is formed on the above part of a gate electrode and an opaque metal pattern of a small width is formed on one end of a transparent pixel electrode.例文帳に追加

本発明は、新しい４マスク工程による液晶表示装置用アレイ基板の製作において、ゲート電極の上部に、アクティブ層をアイランド状で構成して、透明な画素電極の一端に不透明な金属パターンを小幅で構成することを特徴とする。 - 特許庁

The imager (100) is provided with photosensor pixels (110) arranged in a pixel array, and each photosensor pixel includes a photodiode (126) having the sidewall, on which a gate dielectric layer is disposed and a field plate (150) disposed around a photodiode body.例文帳に追加

イメージャ（１００）は画素アレイとして配列された複数のフォトセンサ画素（１１０）を具備し、各々のフォトセンサ画素はゲート誘電体層がその上に配置されている側壁を有するフォトダイオード（１２６）と、フォトダイオード本体の周囲に配置された電界プレート（１５０）とを含む。 - 特許庁

The gate adjusting electron emitting element array panel includes a first electrode and a pair of second and third electrodes which are insulated from the first electrode and arranged to be separated from each other, and in which an electron emission range overlapped with the first electrode is demarcated.例文帳に追加

ゲート調節電子放出素子アレイパネルは、第１の電極および第１の電極と絶縁されて互いに離隔されて配置され、第１の電極とオーバーラップされる電子放出領域を画定する一対の第２及び第３の電極を含む。 - 特許庁

Consequently, since it is not necessary to move the article-holding mechanism vertically in order to open and close the column gate 22, the gaps of respective article columns 20 in the vertical direction can be made small, and the number of array of the article column 20 in the vertical direction can be increased.例文帳に追加

従って、コラムゲート２２を開閉するために商品把持機構を上下動させる必要がないので、各商品コラム２０の上下方向の間隔を小さくすることができ、商品コラム２０の上下方向の配列数を多くすることができる。 - 特許庁

When a slice having many blocks which are already spread and logically integrated is provided, a memory generation tool (330) by this invention is optimized so as to be suitable for requirements of a memory of a customer in consideration of a usable spreading memory and a gate array of the slice.例文帳に追加

既に拡散され論理的に集積された多数のブロックを有するスライスが与えられた場合に、本発明によるメモリ生成ツール（３３０）は、スライスの利用可能な拡散メモリとゲート・アレイとを考慮して、カスタマのメモリに対する要件に合うように最適化する。 - 特許庁

In detecting defects in a TFT array on a TFT substrate by applying a voltage to the TFT array and detecting secondary electrons obtained by irradiation with an electron beam, the voltage pattern of applying the voltage to the source and/or the gate of the TFT is set to such characteristics parameters as increase a leak current due to an internal leak in the TFT depending on the voltage level and/or the timing of application.例文帳に追加

ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検出するＴＦＴアレイの欠陥検出において、ＴＦＴのソースおよび／又はゲートへの電圧を印加する電圧パターンにおいて、電圧値および／又は印加時期によってＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定する。 - 特許庁

A three-dimensional (3D) semiconductor memory element includes a vertical channel extending from a lower stage to an upper stage adjacent to a substrate, and coupled to a plurality of memory cells; and a cell array having the plural memory cells, and arrayed in a gate stack form of a staircases-shaped structure arranged on the substrate.例文帳に追加

３次元（３Ｄ）半導体メモリー素子は、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む。 - 特許庁

In each pixel 60 on the array substrate 11, a first switching element 41 connected to pixel electrodes 70 and a second switching element 46 are provided and the first and the second switching elements 41 and 46 are respectively connected to gate lines 26 and 27 and source lines 22 and 23 different from each other.例文帳に追加

本発明のアレイ基板１１は、各絵素６０には、絵素電極７０に接続された第１スイッチング素子４１と、第２スイッチング素子４６とが設けられており、第１スイッチング素子４１と第２スイッチング素子４６とが、各々異なるゲート線２６・２７及びソース線２２・２３に接続されている。 - 特許庁

A biopolymer analysis chip 1 is provided with a transparent substrate 17, a solid state imaging device 3 consisting of double gate transistors 20 arrayed on the transparent substrate 17 in the shape of a two-dimensional array, and spots 60, 60,... dotted on the light receiving surface of the solid state imaging device 3 in the shape of matrix.例文帳に追加

生体高分子分析チップ１は、透明基板１７と、透明基板１７上においてダブルゲートトランジスタ２０を二次元アレイ状に配列してなる固体撮像デバイス３と、固体撮像デバイス３の受光面上においてマトリクス状に点在したスポット６０，６０，…と、を具備する。 - 特許庁

As the auxiliary gate logic is composed of logic gates smaller than the standard cell logics, production economy following a standard cell ASIC array is possible, and as only an uppermost metal level is unrequired for changing, it is possible to repair economically and promptly logic errors and to realize changes of logic functionality.例文帳に追加

予備ゲート論理は標準のセル論理よりも少ない論理ゲートからなるので、標準セルＡＳＩＣアレイに伴う生産の経済性が可能になり、最上位金属レベルしか変更不要なので、経済的かつ迅速に論理エラーを修理し、論理機能性の変更を実現できる。 - 特許庁

A word driver part of the SRAM has a gate circuit forming a word line selecting signal of a memory array part by a pre-decode signal, a word line drive circuit selecting a word line by its output signal and timing signal, and a word line selection control line transmitting the timing signal to all word line drive circuits.例文帳に追加

ＳＲＡＭのワードドライバ部は、プリデコード信号によりメモリアレイ部のワード線選択信号を形成するゲート回路、その出力信号とタイミング信号によりワード線を選択するワード線駆動回路、及び全ワード線駆動回路にタイミング信号を伝えるワード線選択制御線を有する。 - 特許庁

To provide a manufacturing method of a non-volatile memory device capable of effectively embodying an NOR flash cell array composed using a 2-beat sidewall floating gate element having self-convergence characteristics, where a threshold voltage converges to a fixed value in erasing.例文帳に追加

本発明はイレイズの時しきい電圧が決まった値打ちに収斂する特性を枝は自体に収斂する２ビートサイドワル・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる不揮発性メモリー素子の製造方法に関するのである。 - 特許庁

To realize low consumption power and high speed operation by suitably controlling operation mode of a basic logic cell circuit of a field programmable gate array in accordance with operating condition of each of the basic logic cell circuits at the time of constituting a logic device.例文帳に追加

フィールド・プログラマブル・ゲート・アレイの基本論理セル回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置を提供する。 - 特許庁

The integrated circuit device consisting of function blocks 11-14 and a glue logic operating the function blocks 11-14 in parallel coordination, is provided with a field programmable gate array FPGA 15 that interconnects the function blocks 11-14 and part or all of the glue logic.例文帳に追加

複数の機能ブロック１１〜１４と、機能ブロック１１〜１４を並列に協調して動作させるグルー・ロジック（ＧＬＵＥ ＬＯＧＩＣ）とからなる集積回路装置において、機能ブロック１１〜１４間およびグルー・ロジックの一部または全部を相互接続するＦＰＧＡ１５を備える。 - 特許庁

The solid-state imaging device has a pixel section where pixel sharing units are arranged in an array pattern, and transfer wires 35-38 that are connected with transfer gate electrodes of each transfer transistor on the pixel sharing units and are extended in a horizontal direction when viewed from above, while being arranged in parallel in a vertical direction.例文帳に追加

画素共有単位がアレイ状に配列された画素部と、画素共有単位の各転送トランジスタの転送ゲート電極に接続されて、上面から見て水平方向に延長しかつ垂直方向に並行して配列された転送配線３５〜３８を有する。 - 特許庁

This oscillatory actuator, which has a stator where oscillation is excited by an electrical signal and a rotor for performing the relative shifting to the stator, is equipped with a gate array 604 for preventing the contact state between the stator and the rotor from becoming a boundary region between full-face contact and partial contact.例文帳に追加

電気信号により振動が励起されるステータと、該ステータに対して相対移動を行うロータとを有する振動型アクチュエータにおいて、ステータとロータとの接触状態が全面接触と部分接触の境界領域になることを回避するためのゲートアレイ６０４を備えた。 - 特許庁

This substrate 100 for a matrix array device has inspection circuit parts 104 each disposed near an area formed with at least one of a gate line drive circuit part 102 and a signal line drive circuit part 103 over a nearly same length as one side of the drive circuit 102 or 103 or above.例文帳に追加

ゲート線駆動回路部１０２又は信号線駆動回路部１０３の少なくとも一方が形成された領域の近辺に、駆動回路部１０２又は１０３の一辺と略同一又はそれ以上の長さにわたって検査回路部１０４が形成されている。 - 特許庁

To provide an optical reconfiguration type gate array by which an electrically reconfiguration time can be reduced remarkably without reducing the number of gates open to a user to be a merit of a FPGA and further the FPGA device of a huge size including failures can be used, and to provide its reconfiguration method.例文帳に追加

ＦＰＧＡのメリットであるユーザに開放するゲートの数を減らすことなく、電気的な再構成の時間を著しく減少させることができ、さらに、不良を含む巨大なサイズのＦＰＧＡデバイスを使用可能な光再構成型ゲートアレイおよびその再構成方法を提供する。 - 特許庁

A gate control line 108 is operated by a scan sequencer 110 and the scanning for selecting a spatial resolution of the data read out from respective regions of a detector array is executed so as to optimize the X-ray detector for practical clinical application.例文帳に追加

ゲート制御線（１０８）をスキャン・シーケンサ（１１０）によって操作して、具体的な臨床応用向けにＸ線検出器が最適化されるように検出器アレイの各領域から読み出したデータの空間分解能を別々に選択するスキャンを実行することができる。 - 特許庁

While wiring patterns among solar cell modules M1 to M4 which are arrayed longitudinally and laterally are switched by gate units G1 to G12, an open-circuit voltage and a short-circuit current of the whole solar cell array are measured, and a characteristic calculating means calculates output characteristics of the individual solar cell modules based on the above measured voltage and circuit.例文帳に追加

縦横に配列された太陽電池モジュールＭ１〜Ｍ４間の配線パターンを、ゲートユニットＧ１〜Ｇ１２で切換えつつ太陽電池アレイ全体の開放電圧と短絡電流を測定し、これに基づいて特性算出手段で個々の太陽電池モジュールの出力特性を算出する。 - 特許庁

In a 1st CMOS circuit and a 2nd CMOS circuit which are different in driving voltage on a TFT array substrate of the electrooptical device, N-channel type TFTs and P-channel type TFTs constituting the CMOS circuits, have 4-terminal structure equipped with a back gate for threshold voltage control.例文帳に追加

電気光学装置のＴＦＴアレイ基板において、駆動電圧が相違する第１のＣＭＯＳ回路と第２のＣＭＯＳ回路では、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴを、しきい値電圧制御用のバックゲートを備えた４端子構造とする。 - 特許庁

Pin assignment information of an FPGA(field programmable gate array)/PLD(programmable logic device) component and a substrate is extracted from data of a logic circuit diagram of the substrate with the FPGA/PLD component mounted, and the pin assignment information is used to prepare a pin correspondence table for regulating the pin assignment of the FPGA/PLD component on the substrate.例文帳に追加

ＦＰＧＡ／ＰＬＤ部品を搭載した基板の論理回路図のデータからＦＰＧＡ／ＰＬＤ部品及び基板のピンアサイン情報を抽出し、このピンアサイン情報を用いて基板上におけるＦＰＧＡ／ＰＬＤ部品のピンアサインを規定するピン対応表を作成する。 - 特許庁

To provide a liquid crystal display device array substrate and a method of manufacturing the same for improving haze defects which occur when gas used in a gate insulating film vapor deposition process and a transparent conductive material react when formed of a transparent conductive material of a storage capacitor electrode.例文帳に追加

ストレージキャパシタの電極の透明導電性物質で形成する場合に、ゲート絶縁膜蒸着工程の時使用されるガスと、前記透明導電性物質が反応して発生されるヘイズの不良を改善するための液晶表示装置アレイ基板、及び製造方法を提供する。 - 特許庁

The source line SL of a memory cell Trm formed in the N well of a memory cell array 11 is connected commonly to a column source line CSL being a source line in a block and a block source source line BSL in common, and is connected to a source line MSL outside the block via a block source select gate BSSG.例文帳に追加

メモリセルアレイ１１のＮウェルに形成したメモリセルＴｒｍのソース線ＳＬを、ブロック内ソース線であるカラムソース線ＣＳＬおよびブロックソース線ＢＳＬで共通に接続するとともにブロックソースセレクトゲートＢＳＳＧを介してブロック外ソース線ＭＳＬに接続する。 - 特許庁

An AD converter 10 converts the sine wave output and cosine wave output of a resolver from analog to digital when the exciting sine wave of the resolver has a plus (or minus) maximum value and inputs the results to an FPGA(field programmable gate array) 13, which calculates a digital value according to the input data and outputs the digital value to a DA converter 11.例文帳に追加

レゾルバの励磁用正弦波が正（または負）の最大値のときにADコンバータ１０はレゾルバの正弦波出力及び余弦波出力をAD変換してFPGA１３に入力し、FPGA１３は入力データに基づいて計算し、得られたデジタル値をDAコンバータ１１などに出力する。 - 特許庁

The display device is provided with a pixel array part 1 in which signal lines and scanning lines are arrayed and which has an image capture function, a signal line drive circuit 2 for driving the signal lines, a gate line drive circuit 3 for driving the scanning lines, and a serial signal output circuit 4 for serially outputting a result of image capture.例文帳に追加

表示装置は、信号線および走査線が列設され画像取込機能を有する画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動するゲート線駆動回路３と、画像取込結果をシリアル出力するシリアル信号出力回路４とを備えている。 - 特許庁

A CPU discriminates the kind of an information code based on a feature pattern detected by a feature detecting gate array (step B4), and changes the fetch time for information code data, that is, the read state by a CCD sensor according to the discriminated kind (step B11).例文帳に追加

ＣＰＵは、特徴検出用ゲートアレイによって検出される特徴パターンに基づいて情報コードの種類を判別し（ステップＢ４）、判別した種類に応じてＣＣＤセンサによる情報コードデータの取り込み時間、即ち読取り状態を変化させる（ステップＢ１１）。 - 特許庁

The common line control means 22 applies a voltage at reading a data, to the common line, which is higher than the gate application voltage of a selection memory transistor and lower than a threshold voltage Vth (W) in its writing state, so that a bypass transistor in a non- selection cell in a selection NAND array is conductive.例文帳に追加

共通線制御手段２２は、データ読み出し時に選択メモリトランジスタのゲート印加電圧より高く、その書き込み状態のしきい値電圧Ｖth(W) より低い電圧を共通線に印加して、選択ＮＡＮＤ列の非選択セル内のバイパストランジスタを導通にする。 - 特許庁

To enable high-speed operation in less circuit resources by employing a circuit configuration and a process system suitable for the function expansion of a FPGA (field programmable gate array) in an encryption circuit processing encryption algorithm by remainder operation, and moreover, to enhance versatility of the circuit.例文帳に追加

剰余演算を行って暗号アルゴリズムを処理する暗号処理回路において、ＦＰＧＡの機能拡張に適応した回路構成及び処理方式を採ることで、より少ない回路リソースでの高速動作を可能とし、さらに、回路の汎用性を高めることを目的とする。 - 特許庁

An FPGA (Field Programmable Gate Array) control apparatus 20 has a configuration controller 22, a circuit selection part 24, a first input IF 26 which inputs configuration information on an FPGA 16 from a CPU 12, and a second input IF 28 which inputs output from the FPGA 16.例文帳に追加

ＦＰＧＡ制御装置２０は、コンフィギュレーション制御部２２と、回路選択部２４と、ＣＰＵ１２からＦＰＧＡ１６に関する設定情報を入力する第１の入力ＩＦ２６と、ＦＰＧＡ１６からの出力を入力する第２の入力ＩＦ２８とを有する。 - 特許庁

The CPU logic and the debug logic are formed by an FPGA (Field Programmable Gate Array) where an arbitrary logic can be written, and they are connected so as to cooperatively operate, there by achieving flexible response to the change in specifications of the CPU to be debugged on the user system.例文帳に追加

上記ＣＰＵ論理と、上記デバッグ論理とを、それぞれ任意の論理を書込み可能なＦＰＧＡによって形成し、且つ、それらが互いに協調して動作可能に結合することで、ユーザーシステム上のデバッグ対象ＣＰＵの仕様の変更に柔軟に対応できるようにする。 - 特許庁

A level control signal /CS[0] is set to an H level in conjunction with a level control signal /CS[1] for setting the potential of power supply lines VM[0], VM[1] lower than power supply potential VDD, thus sharply reducing a gate leak current when a memory cell array 110A is at standby and in write operation.例文帳に追加

レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定して電源線ＶＭ［０］，ＶＭ［１］の電位を共に電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの待機時および書込み動作時におけるゲートリーク電流を大幅に低減することができる。 - 特許庁

In a pixel array part of a CMOS image sensor, a plurality of unit pixels 50 each including at least a photodiode 61, a transfer gate 64 transferring charge generated by the photodiode 61 to a floating diffusion region 65 and a reset transistor 66 discharging charge in the floating diffusion region 65, are arranged.例文帳に追加

CMOSイメージセンサの画素アレイ部には、フォトダイオード６１と、フォトダイオード６１により生成された電荷を浮遊拡散領域６５に転送する転送ゲート６４と、浮遊拡散領域６５の電荷を排出するリセットトランジスタ６６とを少なくとも備える複数の単位画素５０が配列されている。 - 特許庁

The array substrate comprises a first wiring layer, a second wiring layer 17, and a third wiring layer 19, in which the second wiring layer 17 and the third wiring layer 19 constitute a signal line, and a part of the first wiring layer of the bottom layer constitutes a gate electrode 15 of a thin film transistor.例文帳に追加

第１配線層、第２配線層１７、第３配線層１９を有し、信号線が第２配線層１７及び第３配線層１９により構成されるとともに、最下層の第１配線層の一部が薄膜トランジスタのゲート電極１５を構成している。 - 特許庁

To provide a controller for detecting a setting state of a programmable device such as an FPGA(Field Programmable Gate Array) that detects the configuration of the programmable device as a whole circuit so as to control the operation of the circuit thereby enhancing the surety of the circuit operation and minimizing wasteful works of a user.例文帳に追加

ＦＰＧＡ等のプログラマブルデバイスのコンフィグレーションを回路全体で検出して回路の動作を制御することにより回路の動作の確実性を向上させるとともに、ユーザの無駄な作業を極力減らすことができるプログラマブルデバイスの設定検出制御装置を提供する。 - 特許庁