「Gate Array」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

At an end in the row direction of a cell array of NAND cells in which selection gate transistors having a stacked gate structure are connected in series to a plurality of memory cell transistors having a stacked gate structure on a semiconductor substrate 30 of an NAND type flash memory, an STI region 20 is formed in the column direction, and dummy NAND cells are formed at an end portion in the row direction.例文帳に追加

NAND型フラッシュメモリの半導体基板30上に積層ゲート構造を有する複数のメモリセルトランジスタに直列に積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイの行方向端には列方向にSTI 領域20が形成され、行方向端部にダミー用NANDセルが形成されている。 - 特許庁

A memory cell array region 210 has a plurality of control gate lines 106A and 106B formed by connecting the control gates of memory cells 100 arranged in the first direction A along the first direction A, and sub- control gate lines CG extending along the first direction A in the upper layer of the plurality of control gate lines and are equal, in number, to one half of the control gate lines.例文帳に追加

メモリセルアレイ領域２１０は、第１の方向Ａに沿って配列された各列のメモリセル１００の各々のコントロールゲートを、第１の方向Ａに沿って接続して形成される複数のコントロールゲート線１０６Ａ，１０６Ｂと、複数のコントロールゲート線の上層にて前記第１の方向Ａに沿って延び、複数のコントロールゲート線の半数のサブコントロールゲート線ＣＧとを有する。 - 特許庁

A TFT (30) includes a semiconductor layer (30a), formed in the same layer as lower side capacity electrodes (80a) and (80b) on a TFT array substrate (10); a gate insulating film (30b) formed over the semiconductor layer; and a gate electrode (30c).例文帳に追加

ＴＦＴ（３０）は、ＴＦＴアレイ基板（１０）上において下側容量電極（８０ａ）及び（８０ｂ）と同層に形成された半導体層（３０ａ）と、その上に形成されたゲート絶縁膜（３０ｂ）と、ゲート電極（３０ｃ）とを備えて構成されている。 - 特許庁

The memory cell array of the non-volatile semiconductor memory comprises a plurality of gate electrodes arranged in rows, bit lines D1, D2, D3, and D4 and source lines S1, S2, S3, and S4 which are arranged in columns, and memory cells having a floating gate.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイは、行方向に配置された複数のゲート電極と、列方向に配置されたビット線Ｄ１，Ｄ２，Ｄ３，Ｄ４とソース線Ｓ１，Ｓ２，Ｓ３，Ｓ４と、フローティングゲートを有するメモリセルとを備えている。 - 特許庁

The film thickness (second film thickness) of a gate insulating film of a transistor constituting a data line driving circuit (4) is less than the film thickness (first film thickness) of a gate insulating film of a transistor constituting a scanning line drive circuit (1), a pixel array (2) and a buffer (3).例文帳に追加

データ線駆動回路（４）を構成するトランジスタのゲート絶縁膜の膜厚（第２の膜厚）を、走査線駆動回路（１），画素アレイ（２）ならびにバッファ（３）を構成するトランジスタのゲート絶縁膜の膜厚（第１の膜厚）よりも薄く設定する。 - 特許庁

In the array substrate 110 and the liquid crystal display apparatus 500 having the same, each of gate lines GL1 to GLn receives a gate pulse during a horizontal scanning period and each of data lines DL1 to DLm receives a pixel voltage having a polarity inverted at every frame.例文帳に追加

アレイ基板１１０及びこれを有する液晶表示装置５００において、ゲートラインＧＬ１〜ＧＬｎは水平走査期間中にゲートパルスを印加し、データラインＤＬ１〜ＤＬｍはフレーム単位で極性が反転しているピクセル電圧を印加する。 - 特許庁

A non-volatile semiconductor memory has memory cells 100 having first and second MONOS memory cells controlled by a word gate and a control gate, and a memory cell array region in which a plurality of memory cells are arranged in the direction of A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートと、コントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセルとを有するメモリセルを１００、第１及び第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of twin memory cells 100 having first and second MONOS memory cells 108A, 108B controlled by a word gate and a control gate are arranged respectively in the first direction A and the second direction B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル108A，108Bを有するツインメモリセル100を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A second conducting pattern formed in a cell array region and an MOS transistor region, a dielectric film 11 and a first conducting pattern are continuously patterned, and a gate pattern of a cell transistor and a gate pattern of an MOS transistor are simultaneously formed.例文帳に追加

セルアレー領域及びＭＯＳトランジスタ領域に形成された第２導電膜パターン、誘電体膜１１及び第１導電膜パターンを連続的にパタニングしてセルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンを同時に形成する。 - 特許庁

It is detected by a compound gate (170) whether an array is in a selection state inside or not, and an internal row activating signal (/intRE) is activated conforming to timing relation of an output of this compound gate and an address variation detecting signal (ATD).例文帳に追加

内部でアレイが選択状態にあるか否かを複合ゲート（１７０）で検出し、この複合ゲートの出力信号とアドレス変化検出信号（ＡＴＤ）のタイミング関係に従って、内部行活性化信号（／ｉｎｔＲＥ）を活性化する。 - 特許庁

The RFID reader 100 includes a gate frame 101 set on both sides of an entrance separated by a fixed space; an envelope-shaped reflecting plate 130 provided vertically inside the gate frame; an array antenna 150, arranged on the reflecting plate to receive tag information transmitted from an RFID tag 1; and an RFID reader unit 170, which controls the operation of the array antenna and converts the tag information received by the array antenna to tag data.例文帳に追加

リーダ機１００を、出入り口の両側に一定の距離をおいて設置されるゲートフレーム１０１、ゲートフレームの内側に垂設される包絡面形態の反射板１３０、反射板に配列されて、ＲＦＩＤタグ１から送出されるタグ情報を受信するアレイアンテナ１５０、及びアレイアンテナの動作を制御し、アレイアンテナに受信されたタグ情報をタグデータに変換するＲＦＩＤリーダ部１７０を含む構成とする。 - 特許庁

The bias gate section 7 supplies the bias electric current to the transmitted pulse generation section 10 with changing the timing of the supply of the bias electric current, in response to timing of transmitting ultrasonic waves from the oscillator array 2 and the magnitude of the output voltage supplied to the oscillator array 2.例文帳に追加

バイアスゲート部７は、振動子アレイ２から超音波を送信するタイミングと、振動子アレイ２に供給する出力電圧の大きさとに応じて、バイアス電流の供給のタイミングを変えてバイアス電流を送信パルス発生部１０に供給する。 - 特許庁

Since the semiconductor layer 4 is hidden inside the gate wiring 2a when it is viewed from the back face of the array substrate, backlight does not fall on the semiconductor layer 4, and the increase of carriers due to the light from the back surface of the array substrate is more suppressed compared with a conventional liquid crystal display device.例文帳に追加

半導体層４はアレイ基板の裏面から見てゲート配線２ａの内側に隠れるため、半導体層４にバックライト光が入射せず、従来の液晶表示装置と比較して、アレイ基板側の裏面からの光によるキャリアの増大が抑制される。 - 特許庁

By an electronic circuit electrically connected to a memory array which is composed of a plurality of memory cells, voltages are applied to a selection gate for constituting the memory cell, a memory gate, a well, a source and a drain to control operation such as the writing, erasing, application of an alleviation pulse, and verification.例文帳に追加

複数のメモリセルから構成されたメモリアレイに対して電気的に接続された電子回路が、メモリセルを構成する選択ゲート、メモリゲート、ウェル、ソース、およびドレインに電圧を印加し、書込み、消去、緩和パルス印加、ベリファイなどの動作の制御を行う。 - 特許庁

In a TFT (Thin Film Transistor) array board 11, as the component material for gate wiring 13 and a gate electrode 17, the silver alloy material consisting essentially of silver and comprising at least one or more kinds of elements selected from tin, zinc, lead, bismuth, indium and gallium is used.例文帳に追加

ＴＦＴアレイ基板１１において、ゲート配線１３およびゲート電極１７を構成材料として、銀を主成分とし、少なくとも、錫、亜鉛、鉛、ビスマス、インジウム、ガリウムから選ばれる１種類以上の元素を含む銀合金材料を用いる。 - 特許庁

The non-volatile semiconductor storage device is provided with at least the memory cell array composed of a plurality of element separation areas 16, a plurality of element areas 12 surrounded on the element separation area 16, a plurality of floating gate electrodes 18, and a control gate electrode 22.例文帳に追加

複数の素子分離領域１６と、素子分離領域１６に囲まれた複数の素子領域１２と、複数の浮遊ゲート電極１８と、制御ゲート電極２２と、から構成されたメモリセルアレイを少なくとも具備する不揮発性半導体記憶装置である。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment includes: a memory cell array; a plurality of memory strings; a drain side selection transistor; a source side selection transistor; a plurality of word lines; a plurality of bit lines; a source line; a drain side selection gate line; a source side selection gate line; and a controlling circuit.例文帳に追加

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。 - 特許庁

The sensing speed is increased via a gate voltage control circuit of the shared MOS transistor connecting a sense amplifier and a memory cell array by considering the noise at sensing, lowering the shared MOS transistor gate voltage (SHR) in two steps and reducing the amplified bit line capacity.例文帳に追加

センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。 - 特許庁

The drive circuit 10 comprises a photodiode array FD1 for applying a drive voltage to the gates of the MOSFETs N1 and N2, and a discharge circuit 11 connected to between the gate-source electrodes of the MOSFETs N1 and N2 for discharging the charges accumulated in respective gate electrodes.例文帳に追加

駆動回路１０は、ＭＯＳＦＥＴＮ１、Ｎ２のゲートに駆動電圧を与えるフォトダイオードアレイＦＤ１と、ＭＯＳＦＥＴＮ１、Ｎ２のゲート・ソース電極間に接続され、それぞれのゲート電極に蓄積される電荷を放電するための放電回路１１と、を含む。 - 特許庁

A memory cell array comprises: a charge storage film formed on a channel region through a gate insulating film; and a plurality of memory strings being arranged and comprising memory cells that include control gates formed on the charge storage film through an inter-gate insulating film and are series-connected.例文帳に追加

メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array area formed by arraying a plurality of memory cells 100 having first and second MONOS memory cells 108A and 108B controlled by a word gate and a control gate in first and second directions A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of memory cells 100 having first and second MONO memory cells 108A, 108B controlled by a word gate and a control gate are arranged in the first and second directions A, B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

On each pixel area 41 on a liquid crystal TFT array substrate, an ITO transparent electrode 43, a gate line 48, a data line 46, a TFT active element 45, an identification mark 50, etc., are formed.例文帳に追加

液晶ＴＦＴアレイ基板の各画素領域４１には、ＩＴＯ透明電極４３、ゲート線４８、データ線４６、ＴＦＴアクティブ素子４５、識別マーク５０等が形成されている。 - 特許庁

After a power is supplied to the MR of the synchronous mask ROM 403 by the gate array 402, a value capable of the operation of the system is set in the MR of the synchronous ROM before the rising of the system reset.例文帳に追加

ゲートアレイ４０２により、シンクロナスマスクＲＯＭ４０３のＭＲに電源投入後、システムリセットの立ち上がり前に、シンクロナスマスクＲＯＭのＭＲにシステムが動作可能な値をセットする。 - 特許庁

This memory has a memory cell array region in which a plurality of twin memory cells having one word gate and first and second non-volatile memory elements controlled by first and second control gates are arranged.例文帳に追加

１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

By compiling a trigger condition program prepared in a hardware-description language and supplying it for an FPGA(field programmable gate array) 20 through the use of a computer 30, etc., a trigger condition distinguishing circuit is formed.例文帳に追加

コンピュータ３０等を用いてハードウェア記述言語で作成したトリガ条件プログラムをコンパイルしてＦＰＧＡ２０に送ることにより、トリガ条件判別回路を形成する。 - 特許庁

To integrate a nonvolatile memory cell array and two kinds of MIS(metal insulator semiconductor) transistor circuits, which are different in the thickness of the gate insulator film in a simple process to exhibit desired characteristics, respectively.例文帳に追加

不揮発性半導体メモリセルアレイと共にゲート絶縁膜厚の異なる二種のＭＩＳトランジスタ回路をそれぞれ所望の特性を発揮させるべく、簡単な工程で集積形成する。 - 特許庁

A transistor array at a farther distance from the pad 200 for the source is shorter in gate-width-directional length of a region of the second wiring layer 110a where the via 112a is not provided.例文帳に追加

ソース用パッド２００からの距離が遠いトランジスタ列ほど、第２の配線層１１０ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の長さが短くなっている。 - 特許庁

The gate insulation films 21a and 21b are formed into two kinds of different thicknesses in the three regions, that is, in the cell array of the nonvolatile memory and in the high voltage circuit and the low voltage circuit of the peripheral circuit section.例文帳に追加

不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の三領域でゲート絶縁膜２１ａ 、２１ｂ の厚さを２種類にした。 - 特許庁

Accordingly, the field programmable gate array can be sampled at a speed at least 8 times as large as an actual transfer rate, thus improving the speed and precision of target detection.例文帳に追加

これにより、フィールドプログラマブル・ゲート・アレイが、実際の転送レートの少なくとも８倍の速度でサンプリングすることが可能になり、これによって、目標検出の速度および精度が向上する。 - 特許庁

The digital circuit 81 and 82, capable of being re-built use a FPGA(field programmable gate array), for example, and load a desired program into the memory of the FPGA, and conduct processings in accordance with the program.例文帳に追加

再構築可能なディジタル回路８１、８２はたとえば、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレー）を用い、ＦＰＧＡのメモリに希望するプログラムをロードして、そのプログラムに従って処理を行う。 - 特許庁

To effectively prevent reduction of continuous working ratio due to a situation in which the logic of FPGA (field programmable gate array) for controlling picture capturing processing is rewritten by noise carelessly.例文帳に追加

画像の取込処理制御用のＦＰＧＡ（フィールドプログラマブルゲートアレイ）のロジックがノイズなどにより不用意に書き換えられる事態に起因した連続稼働率の低下を効果的に防止すること。 - 特許庁

To reduce in size an obtained semiconductor integrated circuit by enhancing an area efficiency of a logic circuit module of the case of realizing various type logic gates in an FPGA or a short period type gate array.例文帳に追加

ＦＰＧＡや短期間型ゲートアレイにおいて種々の論理ゲートを実現した場合の論理回路モジュールの面積効率を高くして、得られる半導体集積回路の小型化を図る。 - 特許庁

A data voltage applying circuit 15 connected inside a display image forming region 11, a data-selecting circuit 16, a gate selecting circuit 17, and an anode driver are formed on the drive circuit array substrate.例文帳に追加

表示画素形成領域１１に接続されたデータ電圧印加回路１５、データ選択回路１６、ゲート選択回路１７、アノードドライバを駆動回路アレイ基板上に形成する。 - 特許庁

When a voltage generating in a photovoltaic diode array 4 is applied between gate sources of MOSFETs 6 and 7, it can be suppressed by a drop of voltage resulting from VF of one-step diode 9.例文帳に追加

光起電ダイオードアレー４に発生した電圧がＭＯＳＦＥＴ６、７のゲート・ソース間に印加されるとき、１段のダイオード９のＶＦによる電圧降下分だけに抑えることができる。 - 特許庁

A back gate is formed in or by the doped layer, and a recessed channel array transistor is formed in the first region, and source and drain regions are formed in or by the doped layer.例文帳に追加

ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。 - 特許庁

The memory array is advantageously configured so as to eliminate the need for a pass gate being operatively coupled to a corresponding nonvolatile storage element in the at least one memory cell.例文帳に追加

都合のよいことに、メモリアレイは、少なくとも１つのメモリセルの対応する不揮発性記憶素子に動作できるように結合しているパスゲートを使用しないですむように構成されている。 - 特許庁

To provide a semiconductor integrated circuit for preventing breakdown by the antenna effects of a gate insulating film of a transistor, provided inside a circuit for selecting a row of a memory cell array.例文帳に追加

メモリセルアレイ内の行を選択するための回路内のトランジスタのゲート絶縁膜がアンテナ効果によって破壊されることを防止することが可能な半導体集積回路を提供する。 - 特許庁

A plurality of pixel areas arranged in a matrix from are demarcated by a plurality of gate bus lines 4 formed on an array substrate 1 ad a plurality of data bus lines 6 crossing the lines 4 at right angles.例文帳に追加

アレイ基板１上に形成された複数のゲート・バスライン４とそれらに直交する複数のデータ・バスライン６とでマトリクス状に配置される複数の画素領域が画定される。 - 特許庁

Four double gate transistors 71 to 74 where filters 75 to 78 with respectively different light transmittances constitute a photo-sensor array 61 in order to detect the light quantity of external light.例文帳に追加

外光の光量を検出するために、光の透過率の異なるフィルタ７５〜７８がそれぞれ配された４つのダブルゲートトランジスタ７１〜７４で、フォトセンサアレイ６１を構成する。 - 特許庁

The thin film transistor array substrate includes a short ring wiring line 3 electrically connected to at least one of a gate wiring line 1 and a source wiring line 2 via a resistor 4.例文帳に追加

本発明に係る薄膜トランジスタアレイ基板は、ゲート配線１及びソース配線２の少なくとも一方と、抵抗体４を介して電気的に接続されるショートリング配線３を備える。 - 特許庁

A CPU 510 connected to an external storage device 520 such as an HDD executes a change in the circuit data of the gate array 410 and its control and controls also respective tuners 20, 120, 220.例文帳に追加

ＨＤＤなどの外部記憶装置５２０と接続されているＣＰＵ５１０は、プログラマブルゲートアレイ４１０の回路データの変更やその制御を行うと共に、チューナーの制御をも行う。 - 特許庁

To provide a thin film transistor array substrate and an active matrix type liquid crystal display device for simultaneously suppressing a back gate effect and the fluctuation of the characteristics of a thin film transistor due to an optical leakage current.例文帳に追加

バックゲート効果及び光リーク電流による薄膜トランジスタの特性の変動を同時に抑制する、薄膜トランジスタアレイ基板及びアクティブマトリクス型液晶表示装置を提供する。 - 特許庁

In particular, when a standard cell is used, a gap space is used and a basic cell which is not used in a gate array is used to control a change in the whole layout to be a small partial change.例文帳に追加

特に、スタンダードセルを使う場合では隙間のスペースを使用し、ゲートアレイでは利用されなかった基本セルを使用し、全体のレイアウトの変更を僅かな部分変更で済ませる。 - 特許庁

The wirings for short-circuit 11, 12 are short-circuited to the selected gate lines SL0, SL1 in a wiring short-circuit region 13 deployed at a prescribed interval in the column direction of a memory cell array.例文帳に追加

短絡用配線１１，１２は、メモリセルアレイの列方向に所定間隔をおいて配置された配線短絡領域１３において選択ゲート線ＳＬ０，ＳＬ１に短絡させる。 - 特許庁