「Memory Array」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

In other words, in the semiconductor storage device, the driver circuit and the memory cell array are provided overlapping with each other.例文帳に追加

すなわち、当該半導体記憶装置においては、駆動回路と、メモリセルアレイとが重畳して設けられる。 - 特許庁

To accelerate a semiconductor integrated circuit device in a gate array part and to reduce power consumption in a memory part.例文帳に追加

半導体集積回路装置の高速化をゲートアレイ部で実現し、低消費電力化をメモリ部で実現する。 - 特許庁

The expected value generating circuit 12 generates an expected value when the outside of an address space of the memory cell array 11 is accessed.例文帳に追加

期待値生成回路１２は、メモリセルアレイ１１のアドレス空間外がアクセスされた時に、期待値を生成する。 - 特許庁

DISK ARRAY DEVICE WITH CACHE MEMORY, ITS ERROR- CONTROLLING METHOD AND RECORDING MEDIUM WITH ITS CONTROL PROGRAM RECORDED THEREON例文帳に追加

キャッシュメモリ付きディスクアレイ装置及びそのエラー制御方法並びにその制御プログラムを記録した記録媒体 - 特許庁

This semiconductor storage device includes: a memory cell array; a plurality of sense amplifiers; and a timing generation circuit.例文帳に追加

実施形態によれば、半導体記憶装置は、メモリセルアレイと、複数のセンスアンプと、タイミング生成回路と、を有する。 - 特許庁

The plurality of signal-line drawing portions are arranged around the memory cell array and are connected to the plurality of signal lines.例文帳に追加

複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。 - 特許庁

As the bit lines and the control gate lines of the memory array are orthogonal, they can be erased with a cell unit.例文帳に追加

メモリ・アレーのビット線及びコントロール・ゲート線は直交しているので、セル単位で消去することができる。 - 特許庁

Data of each bit read out simultaneously from a memory cell array MSA is amplified to a logical level by data amplifiers DA0 to DA7.例文帳に追加

メモリセルアレイＭＳＡから同時に読み出した各ビットのデータをデータアンプＤＡ0〜ＤＡ7で論理レベルに増幅する。 - 特許庁

A memory cell array 1 is divided into two banks of BANK1 and BANK2 for performing dual operation.例文帳に追加

メモリセルアレイ１は、デュアルオペレーション動作を行わせるために二つのバンクＢＡＮＫ１とＢＡＮＫ２に分割される。 - 特許庁

To provide a memory cell of a high speed/low voltage DRAM running under a voltage of 1 V or lower and array peripheral circuits thereof.例文帳に追加

１Ｖ以下で動作する高速・低電圧ＤＲＡＭ用のメモリセル及び、アレー周辺回路を提供する。 - 特許庁

A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4.例文帳に追加

メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。 - 特許庁

For example, when a surplus address is inputted to a memory cell array 11, it is detected by a decoder 22 for test.例文帳に追加

たとえば、メモリセルアレイ１１の余剰なアドレスが入力されると、それをテスト用デコーダ２２で検出する。 - 特許庁

To provide a magnetic storage device in which read operation speed can be improved and a large scale memory cell array can be formed.例文帳に追加

読み出し動作速度を高めるとともに、大規模なメモリセルアレイを形成可能な磁気記憶装置を提供する。 - 特許庁

MAGNETORESISTANCE EFFECT ELEMENT, MAGNETIC HEAD ASSEMBLY, MAGNETIC RECORDER/REPRODUCER, MEMORY CELL ARRAY, AND MANUFACTURING METHOD OF MAGNETORESISTANCE EFFECT ELEMENT例文帳に追加

磁気抵抗効果素子、磁気ヘッドアセンブリ、磁気記録再生装置、メモリセルアレイ、及び磁気抵抗効果素子の製造方法 - 特許庁

Therefore, an access time for a memory cell array 7 is made 10 ns being same as an actual use time.例文帳に追加

従って、メモリセルアレイ７に対するアクセス時間は実使用時と同等の１０ｎｓ（１００ＭＨｚ）となる。 - 特許庁

A data processing unit containing the cross point memory array device where the data is stored in multi-bit format is also disclosed.例文帳に追加

データがマルチビットフォーマットで記憶されているクロスポイントメモリアレイ装置を含むデータ処理装置もまた提供される。 - 特許庁

Thus, according to this memory test circuit, the real array section and the redundancy section can be tested separately.例文帳に追加

このように、本発明のメモリテスト回路によれば、実アレイ部と冗長部とを区別してテストを行うことができる。 - 特許庁

Rewriting for a memory cell 5 is performed with arbitrary timing after data is transferred to the logic section 3 from the DRAM array section 1.例文帳に追加

メモリセル5への書き戻しは、ＤＲＡＭアレイ部1からロジック部にデータを転送した後に、任意のタイミングで行う。 - 特許庁

A main body cell MC of a memory cell array 1 is connected to the sense node SN of a comparator 31 through a bit line BL.例文帳に追加

メモリセルアレイ１の本体セルＭＣは、ビット線ＢＬを介して比較器３１のセンスノードＳＮに接続される。 - 特許庁

The memory cell array layer 100 is formed on a different semiconductor substrate 500 from the semiconductor substrate 200.例文帳に追加

メモリセルアレイ層１００は、半導体基板２００とは別の半導体基板５００上に形成されたものである - 特許庁

METHOD FOR FORMING SEMICONDUCTOR ARRAY OF FLOATING GATE MEMORY CELL HAVING STRAP REGION AND PERIPHERAL LOGIC DEVICE REGION例文帳に追加

ストラップ領域及び周辺論理デバイス領域を有するフローティングゲートメモリセルの半導体アレーを形成する方法 - 特許庁

Each first selection circuit selectively supplies the data from the memory cell array to the first or second internal data bus.例文帳に追加

各第１選択回路は、メモリセルアレイからのデータを第１又は第２内部データバスに選択的に供給する。 - 特許庁

Arrangement of the SiN film 4 in the memory cell array is suitably adjusted from a viewpoint for controlling the device characteristic.例文帳に追加

デバイス特性をコントロールする観点から、メモリセルアレイ部におけるＳｉＮ膜４の配置等が適宜調整される。 - 特許庁

The power regeneration circuit 10 regenerates the electric power which is accumulated in the bit line of the memory cell array 2 and discharged.例文帳に追加

電力回生回路１０は、メモリセルアレイ２のビット線に蓄積され、放電された電力を回生する。 - 特許庁

The bit line BL is connected to the drain region of a memory cell which constitutes an NOR cell array (not shown).例文帳に追加

ビット線ＢＬは図示しないＮＯＲ型セルアレイを構成するメモリセルのドレイン領域に接続されている。 - 特許庁

The memory device 42 stores the operational information on the array 30 and is accessible from a host external operating system.例文帳に追加

メモリ装置４２は、そのアレイに関する動作情報を有し、ホスト外部オペレーティングシステムによってアクセス可能である。 - 特許庁

A row decoder 30 for word lines is arranged on the other side of the memory cell array 10 so as to face the row decoder 20.例文帳に追加

ロウデコーダ２０に対向する、メモリセルアレイ１０の他方の側には、ワード線用ロウデコーダ３０を配置する。 - 特許庁

A write control circuit responds to a write enable signal and controls the write operation of the non-volatile memory array.例文帳に追加

書き込み制御回路は、書き込みイネーブル信号に応答して、不揮発性メモリアレイの書き込み動作を制御する。 - 特許庁

Dummy cells are arranged between the row decoder and the memory cell array in the column direction and dummy bit lines are connected to dummy cells.例文帳に追加

ローデコーダとメモリセルアレイ間にはダミーセルが列方向に配列され、ダミーセルにはダミービット線が接続されている。 - 特許庁

A semiconductor storage comprises: a memory cell array 4; a sense amplifier circuit 10; and a constant current source CCS.例文帳に追加

メモリセルアレイ４と、センスアンプ回路１０とを備えた半導体記憶装置において、定電流源ＣＣＳを備える。 - 特許庁

The array blocks included word lines, memory cells, bit lines, dummy word lines DWL0, DWL1, and transistors 1a, 1b.例文帳に追加

アレイブロックは、ワード線、メモリセル、ビット線、ダミーワード線ＤＷＬ０，ＤＷＬ１、およびトランジスタ１ａ，１ｂを含む。 - 特許庁

A selection gate included in the sense amplifier zone is turned on to selectively couple the memory array to the sense amplifier zone.例文帳に追加

センスアンプ帯に含まれる選択ゲートがオンすることにより、メモリアレイとセンスアンプ帯とが選択的に結合される。 - 特許庁

A refresh control circuit 3 executes refresh of a memory cell array 4 according to the refresh execution signal COUT.例文帳に追加

リフレッシュ制御回路３は、リフレッシュ実行信号ＣＯＵＴに従って、メモリセルアレイ４のリフレッシュを実行する。 - 特許庁

The comparator circuit outputs a state signal indicating the propriety of the update of the depth information of the memory cell array.例文帳に追加

前記比較回路は、前記メモリセルアレイの深さ情報のアップデートの可否を指示する状態信号を出力する。 - 特許庁

The burst sequence may be configured to identify a plurality of locations for storing data in the memory array.例文帳に追加

該バーストシーケンスは、該メモリアレーにデータを記憶するための複数の位置を識別するように形成することができる。 - 特許庁

The Dummy BL and the Dummy/BL have wiring widths equal to bit lines in the memory cell array MCA.例文帳に追加

ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。 - 特許庁

The other page is inputted while the next page is programmed in the memory array, and held in the intermediate buffer.例文帳に追加

次のページがメモリアレイにプログラムされるのと並行して、別のページが入力され、中間バッファに保持される。 - 特許庁

The semiconductor substrate 1 has a memory 3, a data driver 4, an element array 2, a scanning circuit 35 and a clock generator 36.例文帳に追加

半導体基板１は、メモリ３、データドライバ４、素子アレイ２、走査回路３５、及びクロックジェネレータ３６を備える。 - 特許庁

Then, the protective film 3 in the memory array region is removed with remaining the photomask 5 in a high withstand voltage MIS region.例文帳に追加

次いで、高耐圧ＭＩＳ領域ではフォトマスク５を残したまま、メモリアレイ領域の保護膜３を除去する。 - 特許庁

To perform, easily and in a short time, development of kinds of devices of a memory array having complex partition constitution by cut-down.例文帳に追加

複雑なパーティション構成を有するメモリアレイのカットダウンによる機種展開を容易に且つ短時間に行う。 - 特許庁

The pre-amplifier 42 (42f, 42n) and the read-column decoder 110 are arranged at regions being opposite side each other keeping the memory array between them.例文帳に追加

プリアンプ４２とリードコラムデコーダ１１０とは、メモリアレイを挟んでお互いに反対側の領域に配置される。 - 特許庁

The correction data on each LED of an LED array 21 are stored in a nonvolatile memory 22 of the LED print head 2.例文帳に追加

ＬＥＤアレイ２１の各ＬＥＤの補正データをＬＥＤプリントヘッド２の不揮発性メモリ２２に保存する。 - 特許庁

To embody high relief efficiency with lesser hardware with a self-test circuit of a memory array of a two-dimensional relief system having a replacement memory row and a replacement memory column for relief.例文帳に追加

救済用の置換メモリ行および置換メモリ列を持つ２次元救済方式のメモリアレイの自己テスト回路において、少ないハードウェアで高い救済効率を実現するための手法を提供する。 - 特許庁

A memory device comprises a memory cell array 1 in which the resistance change type memory cells M are arranged in a matrix, word lines W_1 to W_m, bit lines B_1 to B_n, plate electrode lines P_1 to P_n, and a transistor T.例文帳に追加

メモリ装置は、抵抗変化型のメモリセルＭがマトリックス状に配置されたメモリセルアレイ１と、ワード線Ｗ_1〜Ｗ_mと、ビット線Ｂ_1〜Ｂ_nと、プレート電極線Ｐ_1〜Ｐ_nと、トランジスタＴとを有する。 - 特許庁

In the method for reading data from a memory cell 120 selected from a memory cell array 100, the selected memory cell 120 is arranged between first and second write lines 130 and 132.例文帳に追加

メモリセルのアレイ(100)において選択されたメモリセル(120)からデータを読み取るための方法であり、この場合、選択されたメモリセル(120)は、第１の書き込み線(130)と第２の書き込み線(132)との間に配置される。 - 特許庁