「Memory Array」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

At the time of read-out, the voltage equal to the control gate voltage of the memory cell array 1 is applied as the control gate voltage of the cell array for evaluating read-disturb, and read-disturb stress is given.例文帳に追加

読み出し時には、リードディスターブ評価用セルアレイの制御ゲート電圧として、メモリセルアレイ１の制御ゲート電圧と等しい電圧が印加され、ゲートディスターブストレスが与えられる。 - 特許庁

To provide a disk array control unit capable of reading out a data for memory from a disk array unit at high speed, when a hard disk unit is in an abnormal state.例文帳に追加

ハードディスク装置の状態が異常状態である場合において、ディスクアレイ装置から記憶用データを高速に読み出すことが可能なディスクアレイ制御装置を提供すること。 - 特許庁

The SRAM cell 99 is divided by a distributed global decoder 71 arranged at the center into groups 80-87 of a cell of the SRAM array, and the distributed global decoder 71 specifies an address of the individual memory cell 13 of the SRAM array 99.例文帳に追加

SRAMセル(99)は、中心に配置された分散型グローバルデコーダ(71)でSRAMアレイのセルのグループ(80-87)に分割され、分散型グローバルデコーダ(71)はSRAMアレイ(99)の個々のメモリセル(13)をアドレス指定する。 - 特許庁

The controller (116) receives data stored in a buffer memory (302), specifies a basic element address (308) in a heater array from that data, and determines the jet pulse rate of a heater element (117) in the heater array.例文帳に追加

コントローラ(116)は、バッファメモリ(302)に格納されているデータを受け取り、該データからヒータアレイにおける基本要素アドレス(308)を特定し、及び該ヒータアレイ内のヒータ要素(117)の発射パルスレートを決定する。 - 特許庁

To provide an array output device that outputs a well-balanced n- dimensional array based on an integer value such as an output value of a hash function value without using so much memory.例文帳に追加

多くのメモリを使用することなく、ハッシュ関数値の出力値などの整数値に基づいて一様にｎ次元の配列を出力する配列出力装置を提供する。 - 特許庁

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows × M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁

The data stored in the one sub-array SARY are thereby transferred to the other sub-array SARY, without outputting the data to a bus connected to a semiconductor memory MEM.例文帳に追加

これにより、半導体メモリＭＥＭが接続されているバスにデータを出力することなく、サブアレイＳＡＲＹの１つに記憶されているデータを、他のサブアレイＳＡＲＹに転送できる。 - 特許庁

A main data line MDL_-Rl for read-out is formed on a memory cell array, a main data line MDL_-Aj for automatic write and erasure is formed in a region being apart from the memory cell array, and page read-out substance corresponding to dual work is realized using three layers metal wiring.例文帳に追加

メモリセルアレイ上に読み出し用の主データ線ＭＤＬ＿Ｒｌを形成し、メモリセルアレイから離れた領域にオート用の主データ線ＭＤＬ＿Ａｊを形成し、三層メタル配線を用いてデュアルワーク対応のページ読み出し品を実現した。 - 特許庁

One of a pair of the first write line drivers connected to both ends of at least one of first write lines is located outside the upper end or the lower end of the memory cell array, while the other is located outside the left end or the right end of the memory cell array.例文帳に追加

少なくとも１つの第１書き込み線の両端に接続された１対の第１書き込み線ドライバの一方はメモリセルアレイの上端外側または下端外側に位置し、他方はメモリセルアレイの左端外側または右端外側に位置する。 - 特許庁

A word line keeper circuit 13 added so as to reduce power consumption during stand-by by executing power supply separation between the memory cell array part 10 of SRAM Macro and a peripheral circuit part, is formed by commonly using a dummy element in the dummy element area 14 of the memory cell array part.例文帳に追加

SRAM Macroのメモリセルアレイ部１０と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路１３を、メモリセルアレイ部のダミー素子領域１４のダミー素子を共用して形成する。 - 特許庁

To provide a disk array device capable of effectively using a cache at the time of operating data resident on a cache memory by flexibly controlling the residence of data on the cache memory, and a cache control method for the disk array device.例文帳に追加

キャッシュメモリ上のデータの常駐化を、フレキシブルに制御することにより、キャッシュメモリ上にデータを常駐化させて運用する際のキャッシュの有効利用を図ることのできるディスクアレイ装置およびディスクアレイ装置のキャッシュ制御方法を提供する。 - 特許庁

This precharge technique is started with a clock signal for active memory sub-array in the integrated circuit device, having the DRAM apparatus and another mixed DRAM apparatus incorporated therein, and the technique is for making the starting edge of each clock start the precharge of the active memory sub-array.例文帳に追加

ＤＲＡＭ装置および他の混載ＤＲＡＭを組込んだ集積回路装置における、アクティブなメモリサブアレイのためのクロック信号に起動されるプリチャージ技術であって、各クロックの立上がりエッジが、アクティブであったメモリサブアレイにプリチャージを開始する技術。 - 特許庁

When a write-in command is written in a non-volatile memory cell array 10 (S10), an internal boosting circuit 30 immediately starts boosting (S11), at the same time as the boosting is finished (S12 to S13), write-in is performed for the memory cell array of (S14).例文帳に追加

不揮発性メモリセルアレイ１０ヘの書き込みコマンドが書き込まれると（Ｓ１０）、内部昇圧回路３０は直ちに昇圧を開始し（Ｓ１１）、昇圧完了（Ｓ１２から１３）とともに不揮発性メモリセルアレイ１０ヘの書き込みを行う（Ｓ１４）。 - 特許庁

Preferred embodiments of the present invention can be used to rapidly navigate to one single bit cell in a memory array or similar structure, for example to characterize or correct a defect in individual bit cells in the memory array or similar structure.例文帳に追加

例えばメモリ・アレイまたは類似の構造内の個々のビット・セルの欠陥を特徴づけまたは補正するために、本発明の好ましい実施形態を使用して、メモリ・アレイまたは類似の構造内の単一のビット・セルへ迅速にナビゲートすることができる。 - 特許庁

The semiconductor integrated circuit for display control includes: a memory cell array ARY capable of storing display data; peripheral circuits 100-1, 101-1, 102-1, 103-1 capable of writing and reading the display data; and a control circuit capable of controlling read/write operation of the memory cell array.例文帳に追加

表示データを記憶可能なメモリセルアレイ（ＡＲＹ）と、表示データの書込み及び読出しを可能とする周辺回路（１００−１，１０１−１，１０２−１，１０３−１）と、上記メモリセルアレイのリード・ライト動作を制御可能な制御回路とを設ける。 - 特許庁

A nonvolatile memory NVMEM included in the microcomputer sets a first memory cell area ARY1 of which the data storage life-time becomes 10 years or longer in the memory array NVARY and a second memory cell area ARY2 of which the data storage life-time becomes 1-365 days.例文帳に追加

例えば、マイクロコンピュータに含まれる不揮発性メモリＮＶＭＥＭにおいて、そのメモリアレイＮＶＡＲＹ内にデータ保持寿命が１０年以上となる第１メモリセル領域ＡＲＹ１と、データ保持寿命が１〜３６５日となる第２メモリセル領域ＡＲＹ２を設ける。 - 特許庁

A memory cell array 1 in which memory cells 11 including an anti-fuse element are arranged is divided into two memory banks MB1, MB2, and write-in and read-out voltages VBP1, VBP2 supplied to the anti-fuse elements of respective memory banks are generated by two boosting circuit 2.例文帳に追加

アンチヒューズ素子を含むメモリセル１１が配置されたメモリセルアレイ１を２つのメモリバンクＭＢ１、ＭＢ２に分割し、２つの昇圧回路２により、それぞれのメモリバンクのアンチヒューズ素子へ供給する書き込みおよび読み出し電圧ＶＢＰ１、ＶＢＰ２を発生させる。 - 特許庁

By an electronic circuit electrically connected to a memory array which is composed of a plurality of memory cells, voltages are applied to a selection gate for constituting the memory cell, a memory gate, a well, a source and a drain to control operation such as the writing, erasing, application of an alleviation pulse, and verification.例文帳に追加

複数のメモリセルから構成されたメモリアレイに対して電気的に接続された電子回路が、メモリセルを構成する選択ゲート、メモリゲート、ウェル、ソース、およびドレインに電圧を印加し、書込み、消去、緩和パルス印加、ベリファイなどの動作の制御を行う。 - 特許庁

To provide a semiconductor memory device in which the number of memory cells per bit line is increased by dissolving a current of a bit line caused regularly by an off-leak current of a memory cell, enlarging of the scale of a memory cell array is realized, and chip area can be reduced.例文帳に追加

メモリセルのオフリーク電流により定常的に生じるビット線の電流を解消することにより、ビット線あたりのメモリセル数を増加させ、メモリセルアレイの大規模化を実現し、チップ面積の低減が可能な半導体記憶装置を提供する。 - 特許庁

A semiconductor memory device includes: a memory cell array containing an electrically rewritable memory cell; a bit line connected with one end of the memory cell and to be charged in accordance with a predetermined operation; and a voltage generation circuit for controlling the charging operation of the bit line.例文帳に追加

一の実施の形態に係る半導体記憶装置は、電気的に書き換え可能なメモリセルを含むメモリセルアレイと、メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、ビット線の充電動作を制御する電圧生成回路とを備える。 - 特許庁

A semiconductor device has the memory array having a structure in which memory cells are stacked including memory layers using a chalcogenide material and diodes, and initialization conditions and rewrite conditions are changed according to the layer in which a selected memory cell is positioned.例文帳に追加

本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。 - 特許庁

The selected word line voltage control circuit 200, when applying the potential difference to the selected memory cells MC, adjusts the voltage based on the positions in the memory cell array 100 of the one or more selected memory cells MC and the number of the one or more selected memory cells MC on which an operation is simultaneously executed.例文帳に追加

選択ワード線電圧制御回路２００は、選択メモリセルＭＣに電位差をかける際に、選択メモリセルＭＣのメモリセルアレイ１００内の位置及び同時に動作を実行する選択メモリセルＭＣの個数に基づいて電圧を調整する。 - 特許庁

A computer that executes a disk array constitution program when relocating a file from a hard disk to a flash memory, stores the file in a cache memory instead of immediately writing it to the flash memory when the file size is smaller than the block size of the flash memory.例文帳に追加

本発明に係るディスクアレイ構成プログラムを実行するコンピュータは、ファイルをハードディスクからフラッシュメモリに再配置する際に、ファイルサイズがフラッシュメモリのブロックサイズより小さい場合は、ファイルをフラッシュメモリに即座に書き込まずにキャッシュメモリに格納しておく。 - 特許庁

This device has a memory cell array 11 having at least three memory cells A, B and C for storing data and a majority decision circuit for selecting data in the memory cell, which is not affected by a software error, according to a majority decision concerning the stored contents of the respective memory cells A, B and C.例文帳に追加

データを格納する少なくとも３つ以上のメモリセルＡ，Ｂ，Ｃを備えたメモリセルアレイ１１と、メモリセルＡ，Ｂ，Ｃの各々の記憶内容について多数決をとってソフトエラーを被っていないメモリセルのデータを選択する多数決回路とを有する。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of memory cells 100 having first and second MONO memory cells 108A, 108B controlled by a word gate and a control gate are arranged in the first and second directions A, B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

Each of the plurality of the memory cell arrays has a plurality of word lines each of which corresponds to each of the rows of the memory cells in the memory cell array and connected to the memory cells of the corresponding row, The number of memory cells connected to each of the plurality of cell plate lines is larger than the number of memory cells connected to any of the plurality of word lines.例文帳に追加

前記複数のメモリセルアレイは、それぞれ、当該メモリセルアレイの前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線を有し、前記複数のセルプレート線のそれぞれに接続されたメモリセルの数は、前記複数のワード線のいずれに接続されたメモリセルの数より大きい。 - 特許庁

The memory cell has a variable resistive element and a non-ohmic element laminated in a lamination direction of the memory cell array where the lamination order of the variable resistive element and the non-ohmic element of a memory cell in a given memory cell layer and the lamination order of the variable resistive element and non-ohmic element of a memory cell in another given memory cell layer are the same.例文帳に追加

前記メモリセルは、前記メモリセルアレイの積層方向に積層された可変抵抗素子及び非オーミック素子を有し、所定の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順と、他の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順が同じであることを特徴とする。 - 特許庁

In a memory system of an overlaid system, respective memory cell arrays are activated independently of other memory cell arrays, further, delay of read-out speed by activation of a memory cell array and reset/pre- charge is not caused at the time of read-out between different memory cell arrays by keeping an activation state of respective memory cell arrays.例文帳に追加

オーバーレイド方式のメモリシステムにおいて、それぞれのメモリセルアレイを他のメモリセルアレイとは無関係に活性化し、さらに、それぞれのメモリセルアレイの活性化状態を維持させることにより、異なるメモリセルアレイ間での読み出し時に、メモリセルアレイの活性化、リセット・プリチャージによる読み出し速度の遅延を生じないメモリシステムを提供するものである。 - 特許庁

In the memory system of the overlaid system, respective memory cell arrays are activated independently of the other memory cell arrays, and activation states of respective memory cell arrays are kept, thereby preventing the occurrence of delay of read-out speed caused by activation of the memory cell array at the time of read-out between different memory cell arrays.例文帳に追加

オーバーレイド方式のメモリシステムにおいて、それぞれのメモリセルアレイを他のメモリセルアレイとは無関係に活性化し、さらに、それぞれのメモリセルアレイの活性化状態を維持させることにより、異なるメモリセルアレイ間での読み出し時に、メモリセルアレイの活性化、リセット・プリチャージによる読み出し速度の遅延を生じないメモリシステムを提供するものである。 - 特許庁

This semiconductor memory has memory array structure, in which a plurality of word lines for selecting the prescribed memory cell and a plurality of bit lines are arranged in an intersectional state, and the memory is provided with two memory cells (e.g. MC1, MC2) constituting one bit and a sense amplifier connected electrically to each of the memory cells via bit lines.例文帳に追加

本発明の半導体記憶装置は、所定のメモリセルを選択するための複数本のワード線と複数本のビット線とが交差して配列されたメモリアレイ構造を有し、１ビットを構成する２つのメモリセル（たとえばＭＣ１、ＭＣ２）と、それらのメモリセルの各々にビット線を介して電気的に接続されたセンスアンプとを備えている。 - 特許庁

An architecture and a method are provided for implementing a non-strobed operation on an array cell within a memory array in which a reference unit is provided for emulating the response of an array cell during a desired operation, for example, read, program verify, erase verify, or other types of read operations.例文帳に追加

所望の動作、例えば読出し、プログラム検査、消去検査、あるいは、他のタイプの読出し動作の間に、アレイセルの応答をエミュレートする基準ユニットが提供される、メモリアレイ内のアレイセル上で非ストローブ動作を実施するアーキテクチャおよび方法。 - 特許庁

In one embodiment, a memory device includes an array of storage cells, a plurality of words lines where each word line corresponds to a row in the array of storage cells, and a plurality of bit lines where each bit line corresponds to a column in the array of storage cells.例文帳に追加

一実施形態において、メモリ素子は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、各々が前記記憶セルの配列における列に対応する複数のビットラインとを具備する。 - 特許庁

The semiconductor device 100 is equipped with: an SRAM 200 including a memory cell array 201 and a peripheral circuit 202; and a memory cell voltage generating section 300 in which the memory cell voltage VMM of α times (α>1) of a core power source voltage VDD is generated in accordance with the change of the core power source voltage VDD supplied to the peripheral circuit 202, and the memory cell voltage VMM is supplied to the memory cell array 201.例文帳に追加

本発明の一態様に係る半導体装置１００は、メモリセルアレイ２０１と周辺回路２０２とを有するＳＲＡＭ２００と、周辺回路２０２に供給されるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給するメモリセル電圧生成部３００とを備える。 - 特許庁

The control section writes the test data output from the test-data output section into the memory, in the same writing sequence as a writing sequence of the pixel data outputted from the pixel array section into the memory, reads the test data written into the memory from the memory, in the same reading sequence as a reading sequence of the pixel data outputted from the pixel array section from the memory, and outputs the test data via the external interface.例文帳に追加

制御部は、テストデータ出力部から出力されたテストデータを、画素アレイ部から出力された画素データの前記メモリへの書き込み順序と同じ書き込み順序でメモリに書き込み、メモリに書き込まれたテストデータを、画素アレイ部から出力された画素データの前記メモリからの読み出し順序と同じ読み出し順序で前記メモリから読み出し、外部インタフェースを介して出力する。 - 特許庁

A nonvolatile semiconductor memory device 10 comprises: a memory cell array 11 having multiple pages which are provided in a common semiconductor region and respectively including multiple electrically-rewritable memory cells; a control circuit 23 for applying erasing operation to a selected page; and a verification circuit 18 for determining whether or not the memory cell array 11 has an excessively-erased memory cell after the erasing operation.例文帳に追加

不揮発性半導体記憶装置１０は、共通の半導体領域に設けられた複数のページを有し、複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイ１１と、選択ページに対して消去動作を行う制御回路２３と、消去動作後に、メモリセルアレイ１１に対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路１８とを含む。 - 特許庁

To provide a design device for providing a three-dimensional integrated circuit that includes a logic module chip and a memory array chip with high performance.例文帳に追加

論理モジュールチップとメモリアレイチップとから成る三次元集積回路を高性能に実現する設計装置を提供する。 - 特許庁

The optimal write voltage for each block can be stored in a part of the memory cell array 1, i.e., a write voltage storage area 1a.例文帳に追加

ブロック毎の最適書き込み電圧は、メモリセルアレイ１の一部を書き込み電圧記憶領域１ａとしてここに記憶する。 - 特許庁

To achieve two-dimensional decoding being necessary to achieve a reasonable array aspect ratio for a large capacity content reference memory.例文帳に追加

大容量の内容参照メモリのために合理的なアレイのアスペクト比を達成するのに必要な、２次元復号を実現する。 - 特許庁

A memory array includes a first plurality of metal bit lines, a second plurality of diffusion bit lines and a third plurality of select transistors.例文帳に追加

メモリアレイは、第１の複数の金属ビット線と、第２の複数の拡散ビット線と、第３の複数の選択トランジスタとを備える。 - 特許庁

A column of row decoders 20 is arranged at a word line end part of the memory cell array 10 and a column decoder 30 is arranged at a bit line end part.例文帳に追加

メモリセルアレイ１０のワード線端部にロウデコーダ列２０が配置され、ビット線端部にカラムデコーダ３０が配置される。 - 特許庁

To provide a magnetic memory array that can be shielded from an unneeded stray magnetic field and provide stable writing and reading of magnetic information.例文帳に追加

不要な漂遊磁界を遮断し、磁気情報の書込および読出を安定して行うことのできる磁気メモリアレイを提供する。 - 特許庁

When a depression Tr(transistor) due to excess erase exists on respective bit lines of the memory cell array, only '1' is outputted from the output data.例文帳に追加

メモリセルアレイの各ビット線に過消去によるディプレッションＴｒがあると、出力データからは"１"しか出力されない。 - 特許庁

MEMORY ARRAY USING MECHANICAL SWITCH, METHOD FOR CONTROLLING THE SAME, DISPLAY APPARATUS USING MECHANICAL SWITCH, AND METHOD FOR CONTROLLING THE SAME例文帳に追加

機械的なスイッチを利用したメモリアレイ、その制御方法、機械的なスイッチを利用した表示装置及びその制御方法 - 特許庁

In this case, the address FIFO 25 sequentially stores the address of write data and then outputs the address to the memory cell array 21 after the end of read operation.例文帳に追加

このときアドレスFIFOは、書込データのアドレスを順次貯蔵し、読出動作完了後に順次メモリセルアレーに出力する。 - 特許庁

The display device is provided with a pixel array part 1 consisting of a plurality of memory cells, a signal line driving circuit 2, and a gate line driving circuit 3.例文帳に追加

本発明は、複数のメモリセルからなる画素アレイ部１と、信号線駆動回路２と、ゲート線駆動回路３とを備える。 - 特許庁