「Memory Array」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

The semiconductor nonvolatile memory such as an EPROM includes: a memory array section 2; a plurality of memory areas 3A, 3B; a sequence circuit 5; write-in/read-out sections 4B, 7, 16, 17, 18; latch circuits 8A, 8B; and selection driving sections 9, 10, 11, 14, 15.例文帳に追加

EPROM等の半導体不揮発性メモリは、メモリアレイ部２と、複数のメモリ領域３Ａ，３Ｂと、シーケンス回路５と、書き込み読み出し部４Ｂ，７，１６，１７，１８と、ラッチ回路８Ａ，８Ｂと、選択駆動部９，１０，１１，１４，１５とを備えている。 - 特許庁

This memory is a semiconductor memory provided with a read- only data port, and also provided with an address decoder decoding an address signal and outputting a read-word signal corresponding to this signal, and a memory array having plural words selected by the read-word signal.例文帳に追加

読み出し専用のデータポートを備える半導体メモリであって、アドレス信号をデコードし、これに対応したリードワード信号を出力するアドレスデコーダと、リードワード信号により選択される複数のワードを有するメモリアレイとを備える。 - 特許庁

The semiconductor memory has a burst read-out function for outputting successively data stored in continuous memory regions of a memory cell array provided in synchronization with an input clock and is provided with a cycle count part 51 and a cycle control part 52.例文帳に追加

半導体メモリは、入力されるクロックに同期して備えられたメモリセルアレイの連続するメモリ領域に記憶されているデータを順次出力するバースト読み出し機能を有し、サイクルカウント部５１とサイクル制御部５２とを具備する。 - 特許庁

The memory device (100) includes: at least one array (102) of nonvolatile memory cells (201); and a voltage supply component (122) configured to generate a programming voltage for simultaneously programming the plurality of memory cells (201).例文帳に追加

メモリデバイス（１００）は、不揮発性メモリセル（２０１）の少なくとも１つのアレイ（１０２）と、複数のメモリセル（２０１）を同時にプログラムするためのプログラミング電圧を発生させるよう構成された電圧供給コンポーネント（１２２）とを備える。 - 特許庁

A ferroelectric memory device is provided with a substrate, plural ferroelectric memory cells arranged like an array including plural columns on the substrate, and a bit line extended to the column direction to which the ferroelectric memory cells in the same column are connected.例文帳に追加

強誘電体メモリ装置は、基板と、基板上で複数カラムを含むアレイ状に配置される複数の強誘電体メモリセルと、カラム方向に延び、同一カラム内にある強誘電体メモリセルが接続されるビット線とを備える。 - 特許庁

When accessing a memory array 32, the computer 2 specifies the encrypted address 91 needed by the address issuance driver 92 acquired from the memory card 3, and issues the specified encrypted address 91 to the memory card 3.例文帳に追加

そして、メモリアレイ３２にアクセスするとき、コンピュータ２は、メモリカード３から取得したアドレス発行ドライバ９２によって必要な暗号化済みアドレス９１を特定し、特定した暗号化済みアドレス９１をメモリカード３に対して発行する。 - 特許庁

A control signal generating circuit 23 sequentially selects the memory array of one side at the time of verify operation in a test mode and at the time of transfer of the write target values, and selects both memory arrays when applying a pulse to the memory cells in the test mode.例文帳に追加

制御信号生成回路２３は、テストモードでのベリファイ動作時および書込み目標値の転送時に、片方のメモリアレイを順番に選択し、テストモードでのメモリセルへのパルス印加時に、両方のメモリアレイを選択する。 - 特許庁

Then, one block in the memory cell array 27 is divided into four regions, a write-in state before erasure of each region is written in a storage memory 29 of the number of times of erasure having memory cells for storing the number of times of erasure of 3 bits.例文帳に追加

そこで、メモリセルアレイ２７における１ブロックを４つの領域に分割し、３ビットの消去回数記憶用のメモリセルを有する消去回数記憶メモリ２９に、各領域の消去前書き込み状態を書き込む。 - 特許庁

To provide a nonvolatile semiconductor storage apparatus in which it is suppressed that a resistance value of a valuable resistance element included in a memory cell is changed by a voltage pulse applied to the memory cell and defective read-out is caused at the time of read-out of a memory cell array.例文帳に追加

メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを抑制した不揮発性半導体記憶装置を提供する。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡを備える。 - 特許庁

A column address W is decoded in column decoders 3C1-3C4, the arrangement of the pixels to be written to a memory cell array 5 is rotated in a rotation circuit 141, and the rotated result is written to the memory cell array 5 corresponding to the decoded result of the column address W.例文帳に追加

列デコーダ３Ｃ_1乃至３Ｃ_4において、列アドレスＷがデコードされるとともに、ローテーション回路１４１において、メモリセルアレイ５に書き込む画素の並びがローテーションされ、そのローテーション結果が、列アドレスＷのデコード結果にしたがい、メモリセルアレイ５に書き込まれる。 - 特許庁

The data inversion processing section 1300 judges the continuity of the plurality of data read from the memory cell array 1100 over the plurality of cycles, and inverts and outputs data read from the memory cell array at, for example, a current cycle when there is no continuity.例文帳に追加

このデータ反転処理部（１３００）は、メモリセルアレイ（１１００）から複数のサイクルにわたって読み出された複数のデータの連続性を判定し、連続性がない場合には、例えば現在のサイクルでメモリセルアレイから読み出されたデータを反転して出力する。 - 特許庁

In a semiconductor integrated circuit alternately arranging a memory cell array and a sense amplification row, the first and second areas are formed on a memory cell array, and replacement of the data lines in the switching area can be facilitated by forming the switching area on the sense amplification row.例文帳に追加

メモリセルアレイとセンスアンプ列とが交互に配置される半導体集積回路において、第１および第２領域をメモリセルアレイ上に形成し、切換領域をセンスアンプ列上に形成することで、切換領域におけるデータ線の入れ換えを容易にできる。 - 特許庁

SRAM ARRAY, SRAM CELL, MICROPROCESSOR, METHOD, AND SRAM MEMORY (SRAM MEMORY AND MICROPROCESSOR COMPRISING LOGIC PORTION REALIZED ON HIGH-PERFORMANCE SILICON SUBSTRATE AND SRAM ARRAY PORTION, INCLUDING FIELD EFFECT TRANSISTOR HAVING LINKED BODY AND METHOD FOR MANUFACTURING THEM)例文帳に追加

ＳＲＡＭアレイ、ＳＲＡＭセル、マイクロプロセッサ、方法、ＳＲＡＭメモリ（高性能シリコン基板に実現された論理部分と、連結されたボディを有する電界効果トランジスタを含むＳＲＡＭアレイ部分とを備えるＳＲＡＭメモリおよびマイクロプロセッサ、およびそれらの製造方法） - 特許庁

Using the photo mask 34, openings for bottom electrodes of a capacitor are formed in an insulating layer in a memory cell array formation region, and grooves are formed in the insulating layer in a boundary between the memory cell array formation region and a peripheral circuit formation region.例文帳に追加

このようなフォトマスク３４を用いて、メモリセルアレイ形成領域における絶縁層に、キャパシタの下部電極が形成される開口部を形成し、メモリセルアレイ形成領域と周辺回路形成領域との境界における絶縁層に溝を形成する。 - 特許庁

The product of a probability that failure-related defects in the number equal to or smaller than the number of redundancy repairs occur in one layer included in a memory cell array, and the probability that no failure-related defect occurs in layers other than one layer included in a memory cell array, is used in the calculation of the yield.例文帳に追加

歩留まり算出において、メモリセルアレイにおける一のレイヤに、冗長救済の数以下の不良となる欠陥が発生する確率と、メモリセルアレイにおける一のレイヤ以外の他のレイヤに不良となる欠陥が発生しない確率との積を用いる。 - 特許庁

A memory array includes memory cells 101 arranged in an array shape, a plurality of word lines 102, and a plurality of bit lines 103, and is divided into use areas used for data storage and a separation area for separating use areas in a bit line direction.例文帳に追加

メモリアレイは、アレイ状に配置されたメモリセル１０１と、複数のワード線１０２と、複数のビット線１０３とを有しており、ビット線方向において、データ記憶のために用いる使用領域と、使用領域同士を分離するための分離領域とに区分けされている。 - 特許庁

The scrambling/descrambling section 21 applies scrambling processing to read data Dtr read from the memory array to generate output data s0-s7, and applies descrambling processing to an input scrambled signal IO to generate a command Cmd for the memory array.例文帳に追加

スクランブル／デスクランブル部２１は、メモリアレイから読み出された読み出しデータＤｔｒにスクランブル処理を施して出力データｓ０〜ｓ７を生成し、入力されたスクランブル済みの信号ＩＯにデスクランブル処理を施してメモリアレイに対するコマンドＣｍｄを生成する。 - 特許庁

By arranging between the column line and the row line of a two-dimensional cross point diode memory array, a sheet-like anisotropic semiconductor material comprises a small molecule organic compound, that acts as a fuse diode memory element for each lattice point of an array.例文帳に追加

２次元クロスポイントダイオードメモリアレイの行線と列線との間に配置されることにより、アレイの各格子点に対しヒューズ・ダイオードメモリ素子としての役割を果たす、小型分子有機化合物を含むシート状の異方性の半導体材料を提供する。 - 特許庁

An original image correspondence CG memory (b), the color (e) palette with the color array information, and a plotting CG memory (f) are generated from color information of the tiles and the color array parameters and pixel data of a plurality of pixels are read out at the same time to perform plotting processing at a high speed.例文帳に追加

タイルの色情報と色配列パラメータとから、（ｂ）の原画像対応ＣＧメモリと（ｅ）の色配列情報付きカラーパレットと（ｆ）の描画用ＣＧメモリとを生成し、一度に複数画素分の画素データを読み出すことで高速に描画処理を行う。 - 特許庁

Verified basic operating programs are stored in the first memory array block during the manufacturing process, and operation programs to be corrected or added are stored in the second memory array block after the manufacturing process to reduce the total time taken to store the programs and facilitate the correction and addition of the programs.例文帳に追加

検証された基本的な動作プログラムは製造工程中に第１群メモリに保存し、修正または追加される動作プログラムは製造工程後に第２群メモリに保存して、全体プログラム保存時間を減らし、プログラムの修正及び追加を容易にする。 - 特許庁

The non-volatile semiconductor storage is provided with a cell bias circuit 1 (constant voltage output section), a memory cell array 3, a column switch group 4, a non-selection source line equalizing transistor group 5, a detecting circuit 6, a sub-memory cell array selecting circuit 7, a word line selecting circuit 8, and a column address decoder 9.例文帳に追加

不揮発性半導体記憶装置は，セルバイアス回路１（定電圧出力部），メモリセルアレイ３，カラムスイッチ群４，非選択ソースラインイコライズトランジスタ群５，検出回路６，サブメモリセルアレイ選択回路７，ワードライン選択回路８，カラムアドレスデコーダ９を備えている。 - 特許庁

To provide a semiconductor memory device capable of highly precisely discriminating the information of a memory cell even though a space of distributions of cell current values of data 0 and data 1 of a plurality of memory cells in a memory cell array is extremely narrow or the distributions of them are happened to be overlapped.例文帳に追加

メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。 - 特許庁

A physical memory block 102Z in which "0" values for simulatively clearing 0s in the array spaces of arrays 101A and 101B are stored is prepared in a physical memory 102 in advance, and a physical memory page 103Z showing the physical memory block 102Z is prepared in a table 103 in advance.例文帳に追加

配列１０１Ａ、１０１Ｂの配列空間を擬似的に０クリアするための“０”値が格納された物理メモリブロック１０２Ｚが物理メモリ１０２に予め用意されており、テーブル１０３には物理メモリブロック１０２Ｚを示す物理メモリページ１０３Ｚが予め用意されている。 - 特許庁

The nonvolatile storage device includes a memory cell array including a plurality of electrically rewritable and erasable nonvolatile memory cells M11 to M44, and an erase control circuit ERCN controlling an erase operation for the memory cells to be erased from among the plurality of nonvolatile memory cells.例文帳に追加

不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。 - 特許庁

A nonvolatile semiconductor memory device is provided with a memory cell array including memory cells in which information is programmed by destroying an insulating film by electric stress and a power supply circuit supplying program voltage having a negative temperature coefficient becoming electric stress to the memory cells.例文帳に追加

不揮発性半導体記憶装置は、電気的ストレスによって絶縁膜を破壊することで情報がプログラムされるメモリセルからなるメモリセルアレイと、電気的ストレスとなる負の温度係数を持つプログラム電圧を前記メモリセルに供給する電源回路とを備えることを特徴とする。 - 特許庁

The memory part 9 is provided with a main cell array 7 having a plurality of nonvolatile memory cells 29, a nonvolatile first reference cell 3 being reference, and a first sense amplifier 5 reading out data of the memory cell 29 based on an output of the main memory cell 29 and an output of the first reference cell 3.例文帳に追加

記憶部９は、複数の不揮発性メモリセル２９を有するメインセルアレイ７と、基準となる不揮発性第１リファレンスセル３と、メモリセル２９の出力と第１リファレンスセル３の出力とに基づいてメモリセル２９のデータを読み出す第１センスアンプ５とを備える。 - 特許庁

In a magnetic memory device having a memory cell array 2 provided with a plurality of memory cells 60 having a magneto resistive element 61, the device is provided with a refresh control section reading information stored in the memory cell and performing refresh operation rewriting the information immediately after the information is read out.例文帳に追加

磁気抵抗効果素子６１を有する記憶セル６０を複数個備えた記憶セルアレイ２を有する磁気記憶装置において、記憶セルに格納された情報を読み出し、この読み出した情報をその直後に再書き込みするリフレッシュ動作を行うリフレッシュ制御部を備えている。 - 特許庁

A nonvolatile semiconductor storage device relating to one embodiment includes a memory cell array provided with a plurality of memory cells, and a control circuit for applying read-out voltage to a selected memory cell and also applying read-out pass voltage to a non-selected memory cell to execute read-out operation.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、選択メモリセルに読み出し電圧を印加するとともに、非選択メモリセルに読み出しパス電圧を印加して読み出し動作を実行する制御回路とを備える。 - 特許庁

The semiconductor memory device is provided with a memory array including a plurality of memory cells having any of phase change elements, metal oxide resistance elements, and solid electrolytic elements, and a reference cell, and a reading circuit for reading data of a cell selected from the plurality of memory cells.例文帳に追加

半導体記憶装置は、相変化素子、金属酸化物抵抗素子、及び、固体電解質素子のいずれかを有する複数のメモリセル及び参照セルを含むメモリアレイと、複数のメモリセルのうちから選択された選択セルのデータを読み出す読み出し回路とを具備する。 - 特許庁

This nonvolatile memory device includes a memory cell array equipped with a plurality of memory cells for storing program data respectively, a data scanning unit for detecting program data having a first value, and a programming unit for programming a memory cell corresponding to a result detected by the data scanning unit.例文帳に追加

ここに開示された不揮発性メモリ装置は、各々がプログラムデータを貯蔵する複数個のメモリセルを具備したメモリセルアレイ、第１値を有するプログラムデータを検出するデータスキャニング部、および前記データスキャニング部によって検出された結果に対応するメモリセルをプログラムするプログラム部を含む。 - 特許庁

The sensitivity of a photosensor array 118 is calculated before assembling a scanner, and a nonvolatile memory installed with the photosensor array 118 in an assembled product stores generated sensitivity compensation data.例文帳に追加

スキャナを組立てる前にフォトセンサアレイ１１８の感度を較正し、生成された感度補償データを、組立てられた製品内のフォトセンサアレイ１１８と共に設置された不揮発性メモリに格納する。 - 特許庁

The testing cells opening drains for all bit lines of the memory cell array are provided on the testing cell array as an open cell, and the open cell is arranged on at least a place at every bit line.例文帳に追加

テスト用セルアレイにはメモリセルアレイのビット線の全てに対してドレインをオープンにするテスト用セルがオープンセルとして備えられており、オープンセルはビット線毎に少なくとも一か所配置されている。 - 特許庁

The circuit element which is formed in the cross-point functions as a data storage device in the memory array, and it also functions as a connection part for a substitution-type addressing mechanism used to address the element inside the array.例文帳に追加

交点に形成された回路エレメントは、メモリアレイのデータ記憶デバイスとして機能し、かつアレイのエレメントをアドレス指定するための置換型アドレス指定機構用の接続部として機能する。 - 特許庁

The leak current (power supply current) of the unused redundant cell array can be reduced because the difference between two power supply voltages supplied to the redundant memory cell of the unused redundant cell array can be reduced.例文帳に追加

使用されない冗長セルアレイの冗長メモリセルに供給される２つの電源電圧の差を小さくできるため、使用されない冗長メモリセルのリーク電流（電源電流）を小さくできる。 - 特許庁

A method for designing a resistive random access memory array (80) is provided, in which elements are selected with values of resistances that are correlated to maintain a signal-to-noise ratio of 20 decibels or more for the array.例文帳に追加

抵抗性ランダムアクセスメモリアレイ(80)を設計するための方法が提供され、その場合エレメントは、アレイに対して20dB以上の信号対雑音比を維持するように相関された抵抗の値に選択される。 - 特許庁

In a memory relieving circuit, fuse data in which a defective word line of a spare array is replaced by a spare word line are obtained from a fuse circuit for replacing spare word line corresponding to a defective unit array.例文帳に追加

メモリ救済回路が、置換されたスペアアレイの不良ワード線をスペアワード線に置換するヒューズデータを不良単位アレイに対応するスペアワード線置換用ヒューズ回路から得るようにしたものである。 - 特許庁

A nonvolatile ferroelectric memory is incorporated into the same chip as a FPGA (field programmable gate array), thereby preventing stored data from flowing out and reducing a chip area.例文帳に追加

このような本発明は、非揮発性強誘電体メモリをＦＰＧＡ（Field Programmable Gate Array）と同一チップに内蔵し、格納されたデータの流出を防止することと共に、チップの面積を減少させることができるようにする。 - 特許庁

When data is read from the memory cell M02 of a top array block to a bit line BL2, switch elements S1 and S101 are closed to store the data in the bit line BL102 of a bottom array block in the form of charges.例文帳に追加

トップアレイブロックのメモリセルＭ０２からビット線ＢＬ２にデータを読み出すとき、スイッチ素子Ｓ１とＳ１０１を閉じて、そのデータをボトムアレイブロックのビット線ＢＬ１０２に電荷の形で蓄えさせる。 - 特許庁

This can be achieved by calling a function that allocates a sufficiently large automatic variable (an array) and writes to the memory occupied by this array in order to touch these stack pages. 例文帳に追加

これを実現するには、十分な大きさの自動変数 (の配列) を確保し、これらのスタック用のページがメモリ上に確保されるようにこの配列に書き込みを行う関数を用意し、これを呼び出せばよい。 - JM

To provide a disk array controller which improves access performance, from a host computer to a cache memory and a disk unit, by relieving the load on an internal interface in the disk array controller.例文帳に追加

ディスクアレイ制御装置内の内部インタフェースの負荷を軽減し、ホストコンピュータからのキャッシュメモリおよびディスク装置へのアクセス性能を向上することのできるディスクアレイ制御装置を提供する。 - 特許庁

In the circuit, first voltage can be applied to some of the resistive memory cells 170, 173, 175, 177, second voltage can be applied to the other cells 170, 173, 175, 177 in the array 165, and third voltage can be applied to the other cells 170, 173, 175, 177 in the array 165.例文帳に追加

回路は、第１の電圧をアレイ(165)内の抵抗性メモリセル(170,173,175,177)のいくつかに、第２の電圧をアレイ(165)内の他のセル(170,173,175,177)に、第３の電圧をアレイ(165)内のさらに他のセル(170,173,175,177)に印加することができる。 - 特許庁

This memory system includes: a memory cell array; a row/column decoder for selecting a row/column of the memory cell array according to a multibit address signal; and a mode control circuit for setting an operation mode according to at least one bit of the multibit address signal used for selecting the row/column, and the method is provided for setting an operation mode in the memory system.例文帳に追加

本発明は、メモリセルアレイ、マルチビットアドレス信号に従って前記メモリセルアレイの行および列を各々選択する行および列デコーダと、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットに従って動作モードを設定するモード制御回路を含むメモリ装置と、前記メモリ装置で動作モードを設定する方法に関するものである。 - 特許庁

A method for erasing the memory cells in a memory array includes a step of applying erase pulses to the bits of the cell groups in a memory array, and a step of making erase verification only in the subgroups of the erased cell groups in order to check whether or not the threshold voltage (Vt) of the memory cell is as low as the erasure verification voltage level(EV).例文帳に追加

メモリアレイ内のメモリセルを消去するための方法であって、メモリセルアレイのセル集団のビットに消去パルスを加える段階と、メモリセルの閾値電圧（Ｖｔ）が消去確認（ＥＶ）電圧レベルまで下がっているか否かを検査するために、消去確認動作を、消去されているセル集団のサブグループだけで実行する段階と、を含んでいる方法である。 - 特許庁

In a control circuit 201 provided in the semiconductor memory device, a chip connection part 300 provided with pads 301-306 is constituted so as to correspond to the maximum capacity of a memory cell array provided in the semiconductor memory device, and even when having a memory cell array having capacity being less than the maximum capacity, arrayed places and the number of these pads 301-306 are decided fixedly.例文帳に追加

半導体記憶装置に備える制御回路２０１上において、パッド３０１〜３０６を備えたチップ接続部３００は、半導体記憶装置内に備えられるメモリセルアレイの最大容量に対応した形で構成されていて、その最大容量未満の容量のメモリセルアレイを持つ場合であっても、これらパッド３０１〜３０６の配置場所や個数は固定的に決定されている。 - 特許庁