「Memory Array」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

When the switch element S1 is opened to start a sense amplifier 6, the data read from the memory cell M02 to be stored in the bit line BL102 of the bottom array block is output to the outside of a flash memory.例文帳に追加

スイッチ素子Ｓ１を開いてセンスアンプ６を起動すれば、メモリセルＭ０２から読み出されてボトムアレイブロックのビット線ＢＬ１０２に保持されているデータを、フラッシュメモリの外部に出力することができる。 - 特許庁

To provide a semiconductor memory and a relieving method of this device in which the yield can be improved by relieving a defective memory cell array in a package state and which is profitable in layout.例文帳に追加

パッケージ状態でメモリセルアレイの不良を救済することによって収率を向上させることができ、しかもレイアウト面で有利となる半導体メモリ装置及びその装置の救済方法を提供する。 - 特許庁

An error correction circuit 8 carries out error correction processing using the check bit to data read from the memory array 2b, and the data which have been subjected to error correction processing are rewritten again in the memory arrays 2a, 2b.例文帳に追加

誤り訂正回路８は、メモリアレイ２ｂから読み出されたデータに対して検査ビットを用いて誤り訂正処理し、誤り訂正処理したデータを再びメモリアレイ２ａ，２ｂに再書き込みする。 - 特許庁

Since the source side local bit lines are coupled to a ground node at their both ends, the memory cell source resistance is reduced and the in-array positional dependency of the source resistance of the memory cell is reduced.例文帳に追加

ソース側ローカルビット線がその両端で接地ノードに結合されるため、メモリセルソース抵抗を低減することができまた、メモリセルのソース抵抗のアレイ内位置依存性を低減することができる。 - 特許庁

Furthermore, terminals for analog signals of each memory chip 1 are placed concentrically to a terminal array of tips 1J, and the tips 1J of each memory chip 1 are arranged side by side in a direction close to each other on the substrate.例文帳に追加

また、各メモリチップ１は、アナログ信号用の端子を端辺１Ｊの端子列に集中して配設し、各メモリチップ１の端辺１Ｊが基板上で近接する方向にそれぞれ並列配置する。 - 特許庁

To achieve a structure in which array size is small and layout area does not increase so that leak current of non-selected memory cell can be substantially reduced in a nonvolatile memory device using a variable resistance element.例文帳に追加

抵抗変化型素子を用いた不揮発性記憶装置について、非選択メモリセルの漏れ電流を十分に低減できるよう、アレイサイズが小さく、かつ、レイアウト面積が増大しない構造を実現する。 - 特許庁

To provide a semiconductor storage device avoiding increase in the area of a memory cell array by dispensing with a dummy memory cell while keeping reducing effect of capacity between adjoining bit lines by employing a bit line cross method.例文帳に追加

ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。 - 特許庁

Density of a memory cell 13 of an array is optimized, and an SRAM cell 99 having a maximum speed in speed of specifying an address for the memory cell 13 for read and write operations is provided.例文帳に追加

アレイのメモリセル(13)の密度が最適化され、読出し及び書込み動作のためのメモリセル(13)に対するアドレス指定の速度において最大限の速度を有するスタティックランダムアクセスメモリ(SRAM)セル(99)が提供される。 - 特許庁

The semiconductor memory device is provided with a memory cell array which is sectioned into a plurality of banks (A, B, C, D), and a plurality of cache memories holding data of word lines and prepared for the plurality of banks respectively.例文帳に追加

本発明の半導体メモリ装置は、複数のバンク（Ａ、Ｂ、Ｃ、Ｄ）に区分されたメモリセルアレイと、複数のバンクにそれぞれ付随しワード線のデータを保持する複数のキャッシュメモリとを備える。 - 特許庁

In the upper part of a memory cell region where a transistor array of the stack type gate structure including a stray gate is formed, a barrier including Ti covering the memory cell region is formed and a passivation layer is also formed at the upper part thereof.例文帳に追加

浮遊ゲートを持つスタック型ゲート構造のトランジスタアレイが形成されたメモリセル領域の上方に、メモリセル領域を覆うＴｉ含有バリアを形成し、その上方にパッシベーション層を形成する。 - 特許庁

When a program is executed in a nonvolatile data storage device, bipolar phenomenon between pass transistors connected to a memory block of a memory cell array is prevented, to improve reliability of data corresponding to the executed program.例文帳に追加

不揮発性データ貯蔵装置にプログラムが実行される場合、メモリセルアレイのメモリブロックに接続されるパストランジスタ間のバイポーラ現象を防止して、プログラムが実行されたデータの信頼性を向上させる。 - 特許庁

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.例文帳に追加

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁

For the high-speed processing of the technology, the use of the radio communications device is the key for outputting the fixed beams, by storing an array weight in a memory as a fixed value and referring to the memory.例文帳に追加

一方、同技術の高速処理に関しては、アレイ重みを固定値してメモリに格納し、メモリを参照することで固定ビームを出力する無線通信装置を用いることが鍵である。 - 特許庁

To provide a flash memory element for preventing a cell from being erased excessively and making uniform the threshold voltage distribution of a memory cell array by preventing an electric charge from being centered in the cell.例文帳に追加

電荷がセル内に集中することを防止することにより、セルの過消去を防止してメモリセルアレイのしきい値電圧分布を均一にすることができるフラッシュメモリ素子を提供すること。 - 特許庁

To provide a magnetic memory and a magnetic memory array in which spiral magnetization can be created regardless of the thickness of a magnetic layer, and information can be recorded stably depending on the direction of the spiral magnetization.例文帳に追加

磁性層の厚さに関係なく渦状磁化を生成することができ、前記渦状磁化の向きに応じて情報を安定的に記録できるようにした磁性メモリ及び磁性メモリアレイを提供する。 - 特許庁

A memory cell selecting operation is arbitrated by an arbitrating circuit 124 in a control circuit 21 in order to prevent competition with an arithmetic operation in the arithmetic circuit, and the refresh of the memory cell array is executed.例文帳に追加

この演算回路における演算操作と競合を回避するように制御回路（２１）内の調停回路（１２４）によりメモリセル選択動作を調停してメモリセルアレイのリフレッシュを実行する。 - 特許庁

Serial data of each nozzle array is acquired as data in the same order as the stored print data of memory bus width M thus realizing high speed processing while matching the liquid drop ejection timing and the memory bus width M.例文帳に追加

ノズル列毎のシリアルデータが、メモリバス幅Ｍの蓄積する印字データの同じ順番のデータとして取得し、液滴の吐出タイミングとメモリバス幅Ｍとが一致して高速な処理ができる。 - 特許庁

To provide a disk array control device considering characteristics of data stored in a cache memory and a shared memory and access characteristics to these memories and having high throughput and a short response time.例文帳に追加

キャッシュメモリ及び共有メモリに格納されるデータの特性及びこれらのメモリへのアクセス特性を考慮した、スループットが高く、かつ、応答時間の短いディスクアレイ制御装置を提供することにある。 - 特許庁

Each memory segment 11 has a second data bus DQAn including a larger number of signal lines than the first data bus DQn wherein the signal lines are connected with respective bit lines of a memory sub-array 13.例文帳に追加

各メモリセグメント１１は第１のデータバスＤＱｎよりも信号線の本数が多い第２のデータバスＤＱＡｎを備え、この信号線はメモリサブアレイ１３のビット線とそれぞれ接続されている。 - 特許庁

To provide a method and apparatus for applying a conductor-material system having electric charge carriers which carry out transportation at a compact energy distribution and at a high injection efficiency to a semiconductor device, memory cell, and memory array.例文帳に追加

コンパクトなエネルギー分布と高い注入効率をもって輸送を行う電荷キャリアを有する導体−材料系を半導体デバイス、メモリセルおよびメモリアレイに適用する方法及び装置を提供する。 - 特許庁

When a first and a second power source voltage VCC 1 and VCC 2 supplied from the outside are lower than a prescribed voltage, a rewrite command to a memory circuit 34 including the memory cell array is prohibited by a lockout circuit 33a.例文帳に追加

外部から供給される第１,第２の電源電圧ＶCC1,ＶCC2が所定電圧よりも低いとき、ロックアウト回路３３aによってメモリセルアレイを含むメモリ回路３４に対する書換えコマンドを禁止する。 - 特許庁

The first circuit is for refreshing only each memory cell within the array of each phase change memory cell that is programmed to a non-crystalline state in response to a request for refresh operation.例文帳に追加

上記第１回路は、リフレッシュ動作のための要求に対応して、上記アレイ内の非結晶状態にプログラムされた各相変化メモリセルの各メモリセルのみをリフレッシュするためのものである。 - 特許庁

A pair of global data I/O line provided commonly in the whole memory cell array is divided into each region corresponding to each of memory blocks 40-F, 40-N by a switch group SWI.例文帳に追加

メモリセルアレイ４０全体に共通に設けられるグローバルデータＩ／Ｏ線対は、スイッチ群ＳＷＩによって、メモリブロック４０−Ｆ，４０−Ｎのそれぞれと対応する領域ごとに分割される。 - 特許庁

However, in an initialization state, each of the array spaces 101A_1 to 101A_N and 101B_1 to 101B_M is set so as to be linked with the physical memory block 102Z (physical memory page 103Z).例文帳に追加

しかし、初期化状態においては、各配列空間１０１Ａ_１〜１０１Ａ_Ｎ、１０１Ｂ_１〜１０１Ｂ_Ｍはいずれも物理メモリブロック１０２Ｚ（物理メモリページ１０３Ｚ）とリンクするように設定されている。 - 特許庁

A DDR memory is constituted of a data input circuit 9 for DDR only, a data input circuit 10 for SDR only, a word line control circuit 21, a bit line control circuit 22, and a memory cell array 23.例文帳に追加

ＤＤＲメモリは、ＤＤＲ専用データ入力回路９、ＳＤＲ専用データ入力回路１０、ワード線制御回路２１、ビット線制御回路２２、及び、メモリセルアレイ２３で構成される。 - 特許庁

Information to inhibit or approve the rewrite of a memory cell in an memory cell array 30 is set to an inhibit information setting section 60 which outputs a security signal SEQi in the unit of word lines WLi.例文帳に追加

禁止情報設定部６０には、メモリセルアレイ３０中のメモリセルの書き換えを禁止または許可する情報が設定され、ワード線ＷＬｉ単位にセキュリティ信号ＳＥＱｉが出力されている。 - 特許庁

To provide a semiconductor memory in which influence by source line diffusion resistance of a memory cell array can be suppressed, variation of thresholds caused by variation of power source voltage or the like can be suppressed, and read-out error can be prevented.例文帳に追加

メモリセルアレイのソース線拡散抵抗による影響を抑制でき、電源電圧などの変動によるしきい値の変動を抑制でき、読み出しエラーを防止できる半導体記憶装置を提供する。 - 特許庁

Dispersion of finished size of elements is improved in spare memory cell parts which are arranged often at a periphery part of an array, the rate of success in the case of relieving by performing replacement by a spare memory cell is improved.例文帳に追加

アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。 - 特許庁

The bilevel array is used for storing data required to have high speed and reliability, such as BIOS of a personal computer and data stored in a cache memory, in which the read-out speed is essential such as, storing an operation code of a system, including a memory device.例文帳に追加

一方、バイレベルアレイは、例えばパーソナルコンピュータのＢＩＯＳのような読出しの高速性および信頼性を必須とするデータおよびキャッシュメモリに記憶されるデータの記憶に使われる。 - 特許庁

Some of the magnetic memory cells are arranged in an interior of the array (20) and are surround on all sides by adjacent magnetic memory cells so that a cell in an interior position is exposed to a first uniform magnetic environment.例文帳に追加

磁気メモリセルの幾つかは、アレイ(20)の内側に配置され、全ての側面で隣接する磁気メモリセルによって包囲され、内側位置のセル(I)が第1の一様な磁気環境に晒されるようにする。 - 特許庁

In a semiconductor memory device disclosed here, a signal line is arranged to directly across a memory cell array, instead of assigning a separate area for arranging the signal line for transferring a control signal and data.例文帳に追加

ここに開示された半導体メモリ装置は、制御信号およびデータを伝達するための信号ラインの配線のために別途の面積を割り当てる代わり、メモリセルアレイを直接横切って配線する。 - 特許庁

The semiconductor memory comprises a memory cell array 11, a row control circuit 12 for applying a voltage to a selected word line WL, and a column control circuit 13 for applying a voltage to a selected word line WL.例文帳に追加

半導体記憶装置は、メモリセルアレイ１１と、選択されたワード線ＷＬに電圧を印加するロウ制御回路１２と、ワード線ＷＬに電圧を印加するカラム制御回路１３とを備える。 - 特許庁

Read operations are performed a plurality of times under the same read conditions to the memory cells in the memory cell array 1, and a plurality of read data is stored in a latch unit 3-1 in a sense amplifier circuit 3.例文帳に追加

メモリセルアレイ１におけるメモリセルに対して、同一の読み出し条件で読み出し動作を複数回行い、読み出した複数のデータがセンスアンプ回路３内のラッチユニット３−１に格納される。 - 特許庁

The first local sense amplifier preferably has performance suitably designed based upon the number of memory cells included in the first local memory cell array or the distance from the first local sense amplifier to a driver circuit.例文帳に追加

その第１ローカルセンスアンプは、第１ローカルメモリセルアレイに含まれるメモリセルの数、または、第１ローカルセンスアンプからドライバ回路までの距離に基づいて最適設計された性能を有することが好ましい。 - 特許庁

Also, the page buffer circuit includes a mode control part for making easy access for both planes through a main bus in the user mode and access for both planes by the memory array controller in a memory control mode.例文帳に追加

また、ページバッファ回路は、ユーザモードにあるメインバスを通じた両プレーンへのアクセス、メモリ制御モードにあるメモリアレイコントローラによる両プレーンへのアクセスを容易にするためのモード制御部を含んでいる。 - 特許庁

Disclosed is a semiconductor integrated circuit which has a memory cell array having a plurality of SRAM memory cells, a circuit for characteristic measurement having a plurality of transistor circuits connected in parallel, and a first terminal.例文帳に追加

半導体集積回路であって、複数のＳＲＡＭメモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第１の端子とを有する。 - 特許庁

The data storage circuit includes at least one static latch circuit and a plurality of dynamic latch circuits when setting 2^k threshold voltage (k is a natural number equal to 3 or more) in each memory cell in the memory cell array.例文帳に追加

データ記憶回路は、メモリセルアレイ内の各メモリセルに２^ｋ個（ｋは３以上の自然数）の閾値電圧を設定する場合、少なくとも１つのスタティックラッチ回路と、複数のダイナミックラッチ回路を有している。 - 特許庁

To determine an optimum resistance range for a memory cell and an optimum size for a memory array for a provided conductor resistance so as to suppress undesirable contribution of an error to an output signal at a minimum.例文帳に追加

出力信号への望ましくない誤りの寄与を最小限に抑えるために、所与の導体抵抗に対して、メモリセルの最適な抵抗範囲と、メモリアレイの最適なサイズとを決定すること。 - 特許庁

To provide a semiconductor memory device in which a load due to coupling capacitance between the wiring and an element signal can be uniformed when wiring crossing over a memory cell array element signal.例文帳に追加

メモリセルアレイ要素信号上を横断する配線を行う場合に、この配線と要素信号との間の結合容量による負荷を均一にすることのできる半導体記憶装置を提供する。 - 特許庁

Further, the second local sense amplifier preferably has performance suitably designed based upon the number of memory cells included in the second local memory cell array or the distance from the second local sense amplifier to the driver circuit.例文帳に追加

また、その第２ローカルセンスアンプは、第２ローカルメモリセルアレイに含まれるメモリセルの数、または、第２ローカルセンスアンプからドライバ回路までの距離に基づいて最適設計された性能を有することが好ましい。 - 特許庁

The frequency characteristic of array vibrators 10 is stored in a vibrator characteristic memory 42 and that of an ultrasonic waveform which is actually desired to be obtained is stored in an ultrasonic waveform memory 44.例文帳に追加

振動子特性メモリ４２内にはアレイ振動子１０の周波数特性が格納され、超音波波形メモリ４４には実際に得たい超音波の波形の周波数特性が格納されている。 - 特許庁

Thus, dynamic expansion of modules, use of external memory systems, scalability of memory systems and scalability and/or connectivity of array controllers to create big storage complexes, etc., are realized.例文帳に追加

これによって、モジュールの動的拡張、外部メモリ・システムの利用、メモリ・システムのスケーラビリティ、大容量の記憶コンプレックスを作成するアレイ・コントローラのスケーラビリティ及び／又は接続性などが実現される。 - 特許庁

To reduce power consumption of row selecting operation and to secure operation margin by suppressing a noise at the time of read-out of data in a semiconductor memory provided with a memory array in which two transistor cells are arranged with half pitch.例文帳に追加

２トランジスタセルをハーフピッチ配置したメモリアレイを備える半導体記憶装置において、行選択動作の低消費電力化およびデータ読出時のノイズ抑制による動作マージン確保を図る。 - 特許庁

This integrated circuit 200 has a memory array, of which memory cells 205, 206 are constituted so that a plurality of common bit lines 207 are used in common with many electrically insulated semiconductor regions.例文帳に追加

メモリアレイを有する集積回路２００であり、そのメモリセル２０５，２０６は、電気的に絶縁された多数の半導体領域で複数の共通ビット線２０７を共有するように構成されている。 - 特許庁

To further improve access speed in a semiconductor memory adopting a late select system to which a lower order bit selecting way of a memory cell array out of read-out addresses is inputted late.例文帳に追加

読出しアドレスのうちメモリセルアレイのウェイを選択する下位ビットが遅れて入力されるレイトセレクト方式を採用した半導体記憶装置において、アクセス速度のさらなる向上を図ることにある。 - 特許庁