「Memory Array」に関連した英語例文の一覧と使い方(43ページ目) - Weblio英語例文検索

A device, for performing data recording, address designation and readout, for which an address can be designated electrically has a memory array module (20) having a plurality of layers of data storage media.例文帳に追加

データの記録、アドレス指定及び読出しを行う電気的にアドレス指定可能な装置は、複数のデータ記憶媒体の層(22)を有するメモリアレイモジュール(20)を含む。 - 特許庁

To provide a semiconductor device wherein the resistance delay in a selective gate region and a peripheral circuit region is avoided while miniaturizing a memory cell array region.例文帳に追加

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。 - 特許庁

Erasure is performed simultaneously by sharing a memory cell array 4 for protecting data and a reference cell for read-verify.例文帳に追加

データ保護情報を記録するためのデータ保護用メモリセルアレイ４と、リード／ベリファイ用リファレンスセル３の消去用の回路を共通にし、同時に消去を行う。 - 特許庁

A partially non-volatile dynamic random access memory PNDRAM uses a DRAM array formed by plural single transistors 1T cells or two transistors 2T cells.例文帳に追加

部分的に不揮発性のダイナミック・アクセス・メモリ（ＰＮＤＲＡＭ）が、複数の単一トランジスタ（１Ｔ）・セルまたは２トランジスタ（２Ｔ）・セルにより形成されるＤＲＡＭアレイを使用する。 - 特許庁

To prevent occurrence of deterioration of access characteristics between output signal lines in a semiconductor memory in which input/output parts of each cell array are odd numbered pieces.例文帳に追加

各セルアレイの入出力部が奇数個である半導体記憶装置において、出力信号線間にアクセス特性の劣化が生じるのを防止する。 - 特許庁

METHOD FOR PERFORMING ACCESS OPERATION IN SYNCHRONOUS DYNAMIC RANDOM ACCESS MEMORY ARRAY AND INTEGRATED CIRCUIT DEVICE INCLUDING CIRCUIT FOR CONTROLLING COLUMN SELECTING SIGNAL例文帳に追加

同期型ダイナミックランダムアクセスメモリアレイにおいてアクセス動作を実行するための方法およびコラム選択信号を制御するための回路を含む集積回路素子 - 特許庁

The source electrodes of storage transistors in a plurality of 3-transistor type dynamic cells constituting a memory array are connected, and a switch is disposed between the source electrodes and power supply terminals.例文帳に追加

メモリアレイを構成する複数の３トランジスタ型ダイナミックセル内の蓄積トランジスタのソース電極を接続し、電源端子との間にスイッチを設ける。 - 特許庁

Ground lines 2003B1 and 2003B2 are arranged to each bank as unconnected mutually in a memory array so that grounding voltage may be separately supplied to the banks.例文帳に追加

グランド線２００３Ｂ１，２００３Ｂ２は、バンクに個々に接地電圧を供給するようにメモリアレイ内において互いに非接続として各バンクに対して配置する。 - 特許庁

To reduce the power consumption by reducing surplus wiring in a main bit line in a semiconductor integrated circuit including the memory array of a bit division type RAM.例文帳に追加

ビット分割型ＲＡＭのメモリセルアレイを含む半導体集積回路において、メインビットラインの余分な配線を削減して、消費電力を低減する。 - 特許庁

The patterned layer 100 comprises a memory cell array 1 whose height of the upper surface is relatively high, and a peripheral circuit 2 whose height of the upper surface is relatively low.例文帳に追加

パターン層１００は、上面の高さが相対的に高いメモリセルアレイ部１と、上面の高さが相対的に低い周辺回路部２とを含む。 - 特許庁

A memory cell array 10 stores image data and additional information data made to correspond to the pixels, for example, composite data including data showing motion vectors.例文帳に追加

メモリセルアレイ１０に、画素データと当該画素に対応付けられた付加情報データ、例えば、動きベクトルを示すデータを含む複合データが格納される。 - 特許庁

Data write-in operation conditions or data erasure operation conditions are performed based on information read out from the extra memory array and corresponding to a selected sector.例文帳に追加

データ書込動作もしくはデータ消去動作条件は、エクストラメモリアレイから読出される、選択されたセクタに対応する情報に基づいて実行される。 - 特許庁

When the result of the comparison by the comparison circuit 23 does not indicate matching, an address latch circuit 25 latches the address of the memory cell array 15 as an address for capacity fuse.例文帳に追加

アドレスラッチ回路２５は、比較回路２３における比較の結果、一致しない場合にメモリセルアレイ１５のアドレスを容量ヒューズ用アドレスとしてラッチする。 - 特許庁

The cross-point memory array comprises first and second sets of transverse electrodes (502, 504), and they are separated by a storage layer (75) including at least one semiconductor layer (72).例文帳に追加

交点メモリアレイは、第1および第2の組の横断電極(502,504)を含み、それらが少なくとも1つの半導体層(72)を含む記憶層(75)によって分離される。 - 特許庁

A data control circuit holds, in a reading operation, data read from the corresponding memory cell array for each subcycle and outputs the data to the data terminal in the same timing.例文帳に追加

データ制御回路は、読み出し動作において、サブサイクル毎に対応するメモリセルアレイから読み出されるデータを保持し、データ端子に同じタイミングで出力する。 - 特許庁

The technology which compensates variation of threshold voltage of a memory cell in the array by applying a different bias condition to a selected bit line is disclosed.例文帳に追加

異なるバイアス条件を選択されたビット線に適用することによりアレイ内のメモリセルの閾値電圧のばらつき補償する技術を開示する。 - 特許庁

The decision voltage supplying circuit 2 generates determine-verify voltage between read-voltage and write-verify voltage, and supplies it to the memory cell array 7 in the same way.例文帳に追加

判定電圧供給回路２は次に、リード電圧とライトベリファイ電圧との中間のディターミンベリファイ電圧を生成し、同様にメモリセルアレイ７に供給する。 - 特許庁

The instructions for the configuration function are stored in the memories, and the configuration data are transferred from the configuration memory to configuration points by means of the configurable logic array 15.例文帳に追加

設定機能用の命令は、前記メモリに格納され、設定データは、設定可能ロジックアレイ１５で設定メモリから設定ポイントへ転送される。 - 特許庁

The memory cell array section MCA and a column selector CS receive the address signal a''' and a second test circuit section TCi2 receives the scan-out signal SiOUT1.例文帳に追加

アドレス信号ａ’’’は，メモリセルアレイ部ＭＣＡおよびカラムセレクタＣＳに入力され，スキャンアウト信号ＳｉＯＵＴ１は，第２テスト回路部ＴＣｉ２に入力される。 - 特許庁

To realize low power source voltage and low power consumption without enlarging formation area of a memory cell array not so much using MTCMOS technology.例文帳に追加

ＭＴＣＭＯＳ技術を用い、メモリセルアレイの形成面積をそれ程大きくすることなく、低電源電圧化及び低消費電力化を実現する。 - 特許庁

A read gate RG of a selected memory cell array drives the voltage of read data buses RDB and /RDB depending on the voltage of the bit lines BL and /BL.例文帳に追加

選択されたメモリセル列において、リードゲートＲＧは、ビット線ＢＬおよび／ＢＬの電圧に応じて、読出データバスＲＤＢおよび／ＲＤＢの電圧を駆動する。 - 特許庁

Block selection information RBDATA indicating necessity/ unnecessity of refreshing for each block unit of a memory cell array is stored in latch means 20-1, 20-2.例文帳に追加

ラッチ手段２０−１，２０−２には、メモリセルアレイのブロック単位にリフレッシュの要、不要を示すブロック選択情報ＲＢＤＡＴＡが格納される。 - 特許庁

To provide a memory array using a mechanical switch, a method for controlling the same, a display apparatus using a mechanical switch, and a method for controlling the same.例文帳に追加

機械的なスイッチを利用したメモリアレイ、その制御方法、機械的なスイッチを利用した表示装置及びその制御方法を提供すること。 - 特許庁

It is equipped with a wordline 34 group which selects a row address of the memory cell array, a bit line 35 group and a bit line 36 group which select the column address.例文帳に追加

メモリセルアレイの行アドレスを選択するワード線３４群と、その列アドレスを選択するビット線３５群及びビット線３６群とを備えている。 - 特許庁

To obtain a minute capacity measuring apparatus which can measure capacity of a bit line, a word line, or the like specifying an address of a memory cell array of a DRAM or the like.例文帳に追加

ＤＲＡＭ等のメモリセルアレイのアドレスを指定したビット線、ワード線等の容量を測定することができる微小容量測定装置を得る。 - 特許庁

To decrease points to which higher bias voltage than the power source voltage are applied as much as possible by applying a self-boost technology to a memory cell array of what is called an AND type.例文帳に追加

いわゆるＡＮＤ型のメモリセルアレイに対しセルフブースト技術を適用して、電源電圧より高いバイアス印加箇所を極力減らす。 - 特許庁

To provide a non-volatile semiconductor memory in which high speed and low power consumption data read can be performed, a high speed read region and a low power consumption read region can be set freely for a memory cell array.例文帳に追加

高速・低消費電力読み出しを可能とし、且つメモリセルアレイに対して高速読み出し領域・低消費電力読み出し領域を自由に設定可能な不揮発性半導体記憶装置を提供する。 - 特許庁

The data-system bonding pads that the memory chips connected by data-system wiring lines correspond to are so arrayed that the memory chips are alternately different from an array of the plurality of data-system bonding pads of the data processor chip.例文帳に追加

データプロセッサチップの複数のデータ系ボンディングパッドの配列に対してデータ系配線で接続されるメモリチップの対応するデータ系ボンディングパッドの配列は順次メモリチップが交互に相違する配列とされる。 - 特許庁

At an initial write-in operation, of which data are written into the main memory cell array 10, the first area SP1 is selected as the data writing end, and the reference cell 12 for main memory is selected as the reference data writing end.例文帳に追加

メインメモリセルアレイ１０にデータが書き込まれる初回の書込み動作時には、データ書込み先として第１領域ＳＰ１が選択され、リファレンスデータの書込み先としてメインメモリ用リファレンスセル１２が選択される。 - 特許庁

To restrain removal of an isolation insulating film of a memory cell array region in an MOS-type semiconductor memory device, set an overlap between an isolation insulating film and a contact pad minimum, and restrain increase of a chip area.例文帳に追加

ＭＯＳ型半導体記憶装置においてメモリセルアレイ領域の素子分離絶縁膜が掘れるのを抑制し、素子分離絶縁膜とコンタクトパッドとのオーバーラップを最少に設定し、チップ面積の増大を抑制する。 - 特許庁

After the completion of first programming starting from the first memory address of a nonvolatile memory array 220, a second address 208 from the last functioning as a protective register is set and made to correspond to the number of a protective block 210.例文帳に追加

非揮発性メモリアレイ２２０の第１のメモリアドレスから始まる最初のプログラミングの完了後に、保護レジスタとして働く最後から２番目のアドレス２０８がセットされて、保護ブロック２１０の番号と対応する。 - 特許庁

The ability to repair defective cells in a memory array by replacing those cells with redundant cells, is improved using a redundant memory line control circuit 25i, 23i that empolys two types of redundancy programming.例文帳に追加

２つの冗長性プログラミングを採用する冗長メモリライン制御回路２５ｉ、２３ｉを使用して、メモリアレイ内の欠陥セルを冗長セルに代替することによって欠陥セルをリペアする能力を向上させる。 - 特許庁

To provide a semiconductor storage device wherein, with a matrix array comprising a memory cell of less elements, the destruction or disturbance of data is eliminated at reading or erasing/writing of the data of memory cell.例文帳に追加

メモリセルのデータの読み出しまたは消去・書き込みにおけるデータの破壊およびディスターブを皆無とし、かつ少ない素子からなるメモリセルでマトリクスアレイを構成した半導体記憶装置を提供することを目的とする。 - 特許庁

Plural pairs of data lines DQ, bDQ performing data transfer between a memory cell selected on a memory cell array 10 and them are arranged, and a data buffer 19 is connected to respective one end of the pairs of data line DQ, bDQ.例文帳に追加

メモリセルアレイ１０上に選択されたメモリセルとの間でデータ転送を行う複数のデータ線対ＤＱ，ｂＤＱが配設され、データ線対ＤＱ，ｂＤＱの一端にデータバッファ１９が接続される。 - 特許庁

A crossbar switch 202 is provided for switching an address to a defective cell in the array of the first memory unit 201 to the second memory unit 201 to access a selected one of the redundant cells.例文帳に追加

第１のメモリユニット２０１のアレイにおける欠陥セルに対応するアドレスを第２のメモリユニット２０１へと切り替えて、冗長セルの中から選択されたあるセルへとアクセスするためのクロスバースイッチ２０２が設けられる。 - 特許庁

The semiconductor memory device is provided with a word line driver addressing neighboring word lines discontinuously when a memory array including many word lines arranged in a series of order and many word lines are addressed.例文帳に追加

この半導体メモリ装置は、一連の順序で配置される多数のワードラインを含むメモリアレイ及び多数のワードラインをアドレッシングする際に、互いに隣合うワードラインを非連続的にアドレッシングするワードラインドライバーを備える。 - 特許庁

In addition, the pattern of each unit memory cell in the memory cell array region 1 and the pattern of the dummy cell in a piling region 2 are made equal to each other and both patterns have an axisymmetrical relation with respect to their boundary line BC2.例文帳に追加

加えて、メモリセルアレイ領域１の１メモリセル単位のメモリセルのパターンと杭打ち領域２のダミーセルのパターンとは同一で、かつ両者のパターンは境界線ＢＣ２に対してに線対称な関係を呈している。 - 特許庁

A memory array MA of the nonvolatile semiconductor memory 2 comprises: a data storage area storing data; a program storage area storing a program; and a table block storing an address conversion table of the program storage area.例文帳に追加

不揮発性半導体メモリ２のメモリアレイＭＡは、データが格納されるデータ格納領域、プログラムが格納されるプログラム格納領域、およびプログラム格納領域のアドレス変換テーブルが格納されるテーブルブロックからなる。 - 特許庁

The memory cell array includes a plurality of memory cells respectively arranged at a plurality of word lines, a plurality of bit lines crossing the plurality of word lines, and intersections between the plurality of word lines and the plurality of bit lines.例文帳に追加

前記メモリセルアレイは、複数のワード線、前記複数のワード線に交差する複数のビット線、及び、前記複数のワード線と前記複数のビット線との交差部にそれぞれ設けられた複数のメモリセルを有する。 - 特許庁

To provide a memory device utilizing a multiple layer nano tube cell in which a cross-point cell array including a capacitor element and a PNPN nano tube switch is effectively arranged to allow reducing the whole memory size.例文帳に追加

本発明は多層ナノチューブセルを利用したメモリ装置に関し、キャパシタ素子とPNPNナノチューブスィッチを含むクロスポイントセルアレイを効率的に配置して全体的なメモリのサイズを縮小可能にする技術を開示する。 - 特許庁

To make influence given to an area of a semiconductor memory device due to installation of a redundant memory cell array and a high-sensitive redundant sense amplifier, which have large areas, in the semiconductor storage device comparatively small.例文帳に追加

半導体記憶装置に面積の大きな冗長メモリセルアレイ、高感度冗長センス増幅器を設けることによる、半導体記憶装置の面積に与える影響を比較的小さくすることが課題である。 - 特許庁

The functions that the memory has are, for example, a multi-bank access function, a switching function for a data array corresponding to endian, and whether a function that a memory to be controlled has is available is set in the setting register 543.例文帳に追加

メモリが有する機能とは，例えば，マルチバンクアクセス機能や，エンディアンに対応するデータ配列の切り替え機能などであり，コントロール対象のメモリが有する機能の有無がこの設定レジスタ５４３に設定される。 - 特許庁

A test writing control circuit 12 operates in a test mode and in each regular cell array CA 1-4, writes test data in a regular memory cell at a position corresponding to the position of the parity memory cell where test parity data are written.例文帳に追加

試験書き込み制御回路１２は、試験モード中に動作し、各レギュラーセルアレイＣＡ１−４において、試験データを、試験パリティデータが書き込まれるパリティメモリセルの位置に対応する位置のレギュラーメモリセルに書き込む。 - 特許庁

In a memory cell array 11 of an SRAM10, a plurality of precharge & equalize circuits 14L, 14M, and 14U extending to the column direction of the memory cell 12 are set up to precharge bit lines Bit and XBit to the prescribed potential.例文帳に追加

ＳＲＡＭ１０のメモリセルアレイ１１には、メモリセル１２の列方向に伸びるビット線Ｂｉｔ，ＸＢｉｔを所定の電位にプリチャージする複数のプリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕが設けられている。 - 特許庁

To provide a semiconductor memory that optimum burn-in operation is performed to realize shortening of a process burn-in time and a selection test time by providing plural test modes improving access duty for a memory array system.例文帳に追加

メモリアレイ系へのアクセスデューティを上げるテストモードを複数搭載することで、最適なバーンインオペレーションを行い、工程バーンイン時間の短縮、選別試験時間の短縮を実現できる半導体記憶装置を提供する。 - 特許庁