「Memory Array」に関連した英語例文の一覧と使い方(47ページ目) - Weblio英語例文検索

An internal bus IB is connected with a self diagnostic circuit, to perform a self diagnostic test by each physical area which is a basic area being in the physical space of a memory cell array 11.例文帳に追加

内部バスＩＢが自己診断回路に接続されており、メモリセルアレイ１１の物理空間における基本領域である物理領域ごとに自己診断試験が行われる。 - 特許庁

A FPGA (field programmable gate array) 25a, CPLDs (complex programmable logic devices) 25b, 25c and 25d, a PLD (programmable logic device) 27, SRAMs 28a and 28b, and a flash memory 23 are installed on an LSI integrated board 21A.例文帳に追加

ＬＳＩ集合基板２１Ａには、ＦＰＧＡ（２５ａ、ＣＰＬＤ２５ｂ、２５ｃ、２５ｄ、ＰＬＤ２７と、ＳＲＡＭ２８ａ、２８ｂと、フラッシュメモリ２３が搭載されている。 - 特許庁

To provide a semiconductor memory device capable of achieving high density and high function by ensuring a correct process margin between a contact and a gate line in a cell array structure.例文帳に追加

セルアレイ構造においてコンタクトとゲートラインの間の正確な工程マージンが確保されることで高密度及び高機能の具現が可能な半導体メモリー素子を提供する。 - 特許庁

Each array is equally formed in a configuration of units of gate control wires (WL<0> to WK<n-1>, ML, ...) connected to the gate electrodes of the non-volatile memory cells.例文帳に追加

夫々のアレイは不揮発性メモリセルのゲート電極が接続されるゲート制御線（ＷＬ＜０＞〜ＷＫ＜ｎ−１＞，ＭＬ，…）を単位とする構成が等しくされる。 - 特許庁

Consequently, read-word line drivers 30r and read-word line drivers 30w can be dividedly arranged so as to be adjacent in the different direction with respect to the memory cell array.例文帳に追加

この結果、リードワード線ドライバ３０ｒおよびリードワード線ドライバ３０ｗは、メモリアレイに対して異なる方向に隣接するように分割配置することができる。 - 特許庁

Even (odd) lines of a memory cell array are assigned to even (odd) ways so that the addresses of the Index bit are arranged in the opposite order in the even lines and the odd lines.例文帳に追加

メモリセルアレイの偶数（奇数）ラインは偶数（奇数）ウェイに割り当てられ、偶数ラインと奇数ラインで、Ｉｎｄｅｘビットのアドレスを相互に逆順となるように割り当てる。 - 特許庁

A data bus (310), an array select bus (330) and a plane select bus (340) provide electric connection between the memory plane and the active circuit plane through side face contact pads on each plane.例文帳に追加

データバス（３１０）、アレイ選択バス（３３０）、そして面選択バス（３４０）は、各面上の側面コンタクトパッドを介して、メモリ面と能動回路面間の電気的接続を与える。 - 特許庁

In a memory cell array region, gate word lines (32a-32d) are arranged linearly between source impurity regions (30a, 30b) and drain impurity regions (31a-31d).例文帳に追加

メモリセルアレイ領域内において、ソース不純物領域（３０ａ，３０ｂ）とドレイン不純物領域（３１ａ−３１ｄ）の間に直線的にゲートワード線（３２ａ−３２ｄ）を配置する。 - 特許庁

An internal data bus DBA and an internal column line start signal line YA connected to the forth memory sub-array 11D are formed respectively as a signal line having 65 bits width.例文帳に追加

第４のメモリサブアレイ１１Ｄと接続される内部データバスＤＢＡ及び内部カラム線起動信号線ＹＡはそれぞれ６５ビット幅の信号線として形成されている。 - 特許庁

A direct prefetch control unit 161 controls to directly read data in a segment unit from a memory cell array 111 to a line buffer 121 based on a direct prefetch command.例文帳に追加

直接プリフェッチ制御部１６１は、直接プリフェッチコマンドに基づき、メモリセルアレイ１１１からラインバッファ１２１まで直接にセグメント単位のデータを読み出す制御を行う。 - 特許庁

For a gate array 42, logical constitution among gate circuits 42a is attained according to an FPGA data module stored in an FPGA data memory 41 and an arithmetic operation is performed in terms of the hardware.例文帳に追加

ゲートアレイ４２は、ＦＰＧＡデータメモリ４１に記憶されたＦＰＧＡデータモジュールに従ってゲート回路４２ａ間の論理構成がなされ、ハードウェア的に演算を行う。 - 特許庁

This cause an application of high power, via a sense line (302, 303), to an addressed bit (320) in the memory array (325) and causes write operation to be applied to the addressed bit.例文帳に追加

これにより、メモリアレイ(325)のアドレス指定されたビット(320)にセンス線(302,303)を介して大電力が印加され、そのアドレス指定されたビットに対して書き込み操作が行われる。 - 特許庁

To provide a method or the like capable of creating a reading window or a reading margin more independent of the variations between bits over an arbitrary array, group or block of memory cells.例文帳に追加

メモリセルの任意の配列、組又はブロックに亘るビット間の変化に、より依存しない読み出し窓又は読み出しマージンを作ることが可能な方法等を提供する。 - 特許庁

A memory 63 stores a phase difference of an adaptive synthesis weight between branches obtained by a phase difference detector 61 in the case of reception by an adaptive array diversity receiver.例文帳に追加

適応アレイダイバーシティ受信機において、受信時には位相差検出器６１で得られたブランチ間の適応合成ウエイトの位相差がメモリ６３に格納される。 - 特許庁

An L1 cache consisting of L1 data (a data array) and dir (a directory) are provided in processors IP0 to IPn, plural L2 caches are connected with the respective L1 caches and the L2 caches are connected with a main memory L3.例文帳に追加

処理装置IP0〜IPnには、L1 data(データアレイ)とdir(ディレクトリ)からなるL1キャッシュが設けられ、各L1キャッシュには複数のL2キャッシュが接続され、L2キャッシュは主メモリL3に接続される。 - 特許庁

The global decoder 71 comprises a second logic block 97 receiving an address specifying input 101 and outputting a signal selecting an individual row of the memory cell 13 included in the SRAM array 99.例文帳に追加

グローバルデコーダ(71)は、アドレス指定入力(101)を受け取り、SRAMアレイ(99)に含まれるメモリセル(13)の個々の行を選択する信号を出力する第2の論理ブロック(97)を含む。 - 特許庁

A decision circuit 26 holds the write prohibition data read from the storing part in an initial anode and controls an access to the memory cell array in accordance with the write prohibition data.例文帳に追加

判定回路２６は、初期化モード時に記憶部から読み出された書き込み禁止データを保持し、この書き込み禁止データに応じて、メモリセルアレイに対するアクセスを制御する。 - 特許庁

The semiconductor device includes, above the memory cell array, a plurality of bit lines extending along the first direction, connected to a plurality of bit line contact regions, and arranged successively in the second direction.例文帳に追加

メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。 - 特許庁

To provide a semiconductor memory which can activate the cell array according to the refresh mode without increasing the number of wirings and circuit area.例文帳に追加

配線本数の増加及び回路面積の増加を招かずに、リフレッシュの種別に応じたセルアレイ部の活性化期間を実現できる半導体記憶装置を提供する。 - 特許庁

The sequencer 304 reads the corrected bit split sequence out of the 2-port random access memory 802 to determine when respective bits of image data are loaded to a modulator array.例文帳に追加

シーケンサ３０４は、修正されたビット・スプリット・シーケンスを２ポート・ランダム・アクセス・メモリ８０２から読み出し、画像データの各ビットを変調器アレイにいつロードするかを決める。 - 特許庁

To easily restore the damage of data when data in a data cache memory part installed inside is damaged by a hardware fault in a disk array controller.例文帳に追加

ディスクアレイ制御装置に於いて、その内部に設けられているデータキャッシュメモリ部中のデータがハードウェア故障により破損した場合、容易に復旧できるようにする。 - 特許庁

To provide a semiconductor memory apparatus in which erroneous sensing caused by offset of a sense amplifier can be prevented when operation of a N channel preferential sensing system is performed using a low array voltage.例文帳に追加

低いアレイ電圧を用いてＮチャネル先行センス方式の動作を行う場合、センスアンプのオフセットに起因する誤センスを防止し得る半導体記憶装置を提供する。 - 特許庁

A system and a method for operating the nonvolatile memory (NVM) device including the microcontroller controlling a peripheral circuit associated to an NVM array are disclosed.例文帳に追加

NVMアレイと関係付けられた周辺回路を制御するようになっているマイクロコントローラーを含む不揮発性記憶(NVM)装置を操作するためのシステム及び方法が開示されている。 - 特許庁

When any variable length array exists in a portion of the parameters, the contents of the memory address only for the fixed number of elements designated by a user are acquired in a log.例文帳に追加

また、パラメータの一部に可変長配列が存在する場合には、ユーザが一定量の要素数以下のみログに取得する手段を設けたソフトウェア評価システムである。 - 特許庁

For example, a sense amplifier 12 reads cell data stored in a data cell MCa of a memory cell array 11 and parity data stored in a parity cell MCb in a page unit.例文帳に追加

たとえば、メモリセルアレイ１１のデータセルＭＣａに記憶されたセルデータ、および、パリティセルＭＣｂに記憶されたパリティデータを、センスアンプ１２によってページ単位で読み出す。 - 特許庁

A transistor N10 is connected between a tangent line node ND1 connected to a memory cell array MCA and a resistor R1 constituting a voltage detecting circuit VDC.例文帳に追加

メモリセルアレイＭＣＡに接続される接続ノードＮＤ１と、電圧検出回路ＶＤＣを構成する抵抗Ｒ１の相互間には、トランジスタＮ１０が接続されている。 - 特許庁

A contact opening 121 is formed in the dielectric layer 120 lowered to the surface of a bit line diffused part 115 of the specified region at the outside of the memory cell sub-array.例文帳に追加

コンタクト開口１２１は、メモリセルサブアレイに対して外側にある規定された領域のビットライン拡散部１１５の表面まで下がった誘電層１２０に形成される。 - 特許庁

A main data bus (1) used commonly for first and second data bit width and a main data bus (2) used only for the second data bit width are arranged for a memory array.例文帳に追加

メモリアレイに対して、第１および第２のデータビット幅に対し共通に用いられるメインデータバス（１）と、第２のデータビット幅においてのみ用いられるメインデータバス（２）を配置する。 - 特許庁

Since the circuit configuration can be simplified, labeling processing can be performed using an SIMD processor or systolic array having only a local memory.例文帳に追加

また、回路構成をシンプルにすることができるため、局所メモリしか持たないＳＩＭＤ型プロセッサやシストリックアレーを用いてラベリング処理を実現することが可能となる。 - 特許庁

To provide a semiconductor device that prevents a precharge speed from decreasing owing to a wiring layout when a memory cell array having a hierarchical bit line configuration is in precharge operation.例文帳に追加

ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。 - 特許庁

To provide a semiconductor storage device with an ECC function capable of writing data at high speed even in the case of writing data only in the specific column of a memory cell array.例文帳に追加

メモリセルアレイのうち特定の列のみにデータの書込みを行なうような場合にでも、高速に書込みができるＥＣＣ機能付き半導体記憶装置を提供する。 - 特許庁

A storage circuit 71 stores an address of a block when a failure occurs when the erasure circuit erases data from the prescribed block of the memory cell array by the erasure circuit.例文帳に追加

記憶回路７１は、消去回路によるメモリセルアレイの所定のブロックに対するデータの消去動作時に不良が発生した場合、ブロックのアドレスを記憶する。 - 特許庁

A data bus control circuit 13 is provided to switch a data transmission circuit in the data bus coupled to the memory cell array on the basis of the result of the address decoder.例文帳に追加

上記アドレスデコーダのデコード結果に基づいて、上記メモリセルアレイに結合されたデータバスにおけるデータ伝達路の切り替えを可能とするデータバス制御回路（１３）を設ける。 - 特許庁

To provide a method for setting a threshold voltage for a reference cell in a core array, for the optimum readout allowance and for performing the best memory operation.例文帳に追加

本発明は、最適な読み出しマージン及び最良のメモリ動作を行うための、コアアレイ内の基準セルの電圧閾値を設定する手法を提供することを目的とする。 - 特許庁

A memory cell transistor having a tunnel oxide film 18 having a first film thickness and a first gate electrode is formed on a semiconductor substrate 14 of the cell array region.例文帳に追加

セルアレイ領域の半導体基板１４上には、第１の膜厚を持つトンネル酸化膜１８、及び第１ゲート電極を有するメモリセルトランジスタが形成されている。 - 特許庁

Thenewtab array must end with a sentinel entry which contains NULL for the name field; failure to provide the sentinel value can result in a memory fault.例文帳に追加

配列 newtab は name フィールドが NULL になっているセンチネル (sentinel) エントリで終端されていなければなりません;センチネル値を与えられなかった場合にはメモリ違反になるかもしれません。 - Python

The array comprises a table of values which are stored in a memory, the values being representative of node ranks of the tree which are sequenced according to a first total order relation.例文帳に追加

このアレイは、メモリに保存されるテーブル値からなり、当該値は第１の全体的な順序関係に基づき順序付けられた前記ツリーのノードランクを示している。 - 特許庁

To realize a non-destruction read-out by which signal electric charges can be read out without destruction when the signal of a memory array constituted of a capacitor and a switching transistor.例文帳に追加

容量とスイッチングトランジスタで構成されるメモリアレイの信号を読み出すときに信号電荷を破壊することなく読み出すことが可能な非破壊読み出しを実現する。 - 特許庁

After storing all key items and positional information in the memory, an array of a structure 104 for sorting is sorted in ascending or descending order by a key value using a sort function 105.例文帳に追加

全キー項目と位置情報をメモリ内に格納した後、ソート関数１０５を用いてソート用構造体１０４の配列をキー値で昇順または降順にソートする。 - 特許庁

A flash EEPROM 100 has a trimming value storage area 130 for storing a trimming value corresponding to each erase unit area 120 included in a memory cell array 110.例文帳に追加

フラッシュＥＥＰＲＯＭ１００は、メモリセルアレイ１１０に含まれる各消去単位領域１２０に対応して、トリミング値を記憶するトリミング値記憶領域１３０を備える。 - 特許庁

To provide a contact arrangement that can lower the resistance of a selective transistor line and a source line in a NAND type flash memory array, and its manufacturing method.例文帳に追加

ＮＡＮＤ型フラッシュメモリアレイにおいて、選択トランジスタ線及びソース線の低抵抗化をはかることのできる接触機構及びその製造方法を提供する。 - 特許庁

The electronic circuit, in which the coil 22 is disposed being overlapped with a region of a memory array 11, carries out communication by inductive coupling between the stacked and mounted chips by means of the coil 22.例文帳に追加

メモリアレイ１１の領域に重ねてコイル２２を配置して、コイル２２によって積層実装されたチップ間の誘導結合による通信を行う電子回路。 - 特許庁

A memory assembly which has an input port 242, an output port 216, and the memory array 23 containing a plurality of addressable storing positions in one mode contains the selectable function which sends the address information portion 212 of data which appear in a data route to other processing routes 770 and 771 by by-passing the memory array 232 without disturbing the information stored at the addressable storing positions.例文帳に追加

１態様では、入力ポート２４２及び出力ポート２１６を有し、複数のアドレス指定可能記憶位置を含むメモリ・アレイ２３２を有するメモリ・アセンブリにおいて、複数のアドレス指定可能記憶位置に記憶される情報を乱すことなく、データ経路内に現れるデータのアドレス情報部分２１２を、メモリ・アレイ２３２をバイパスして別の処理経路７７０、７７１に仕向ける選択的機能を含む。 - 特許庁

The disk controller 2 has: a cache memory 23 which caches writing data from the host 1 and read data from the HDD array 3; and a RAID controller 22 which monitors input/output data from the host 1 and transmission and reception of data between the cache memory 23 and the HDD array 3, and controls an electric power state of the cache memory 23 on the basis of the monitoring results.例文帳に追加

このディスク制御装置２は、ホスト１からの書き込みデータ及びＨＤＤアレイ３からの読み出しデータをキャッシュするキャッシュ用メモリ２３と、ホスト１からのデータの入出力を監視すると共にキャッシュ用メモリ２３とＨＤＤアレイ３とのデータの送受信を監視し、当該監視結果に基づき、キャッシュ用メモリ２３の電力状態を制御するＲＡＩＤ制御部２２とを有する。 - 特許庁

A self-test circuit built-in semiconductor memory 20 comprises a semiconductor substrate, a memory cell array 30 formed on the semiconductor substrate, testing circuits 50, 54 provided on the semiconductor substrate, storing a program, testing a memory cell array conforming to the stored program, and outputting a test result, and a controller 52 provided on the semiconductor substrate and rewriting the contents of programs stored in the test circuits 50, 54.例文帳に追加

自己テスト回路内蔵半導体記憶装置２０は、半導体基板と、半導体基板上に形成されたメモリセルアレイ３０と、半導体基板上に設けられ、プログラムを記憶して記憶されたプログラムにしたがってメモリセルアレイのテストを行ない、テスト結果を出力するためのテスト回路５０，５４と、半導体基板上に設けられ、テスト回路５０，５４に記憶されるプログラムの内容を書き換えるためのコントローラ５２とを含む。 - 特許庁