「Memory Array」に関連した英語例文の一覧と使い方(47ページ目) - Weblio英語例文検索

The semiconductor device includes, above the memory cell array, a plurality of bit lines extending along the first direction, connected to a plurality of bit line contact regions, and arranged successively in the second direction.例文帳に追加

メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。 - 特許庁

A memory cell array has a plurality of spaced apart isolation regions and active regions, and those regions are arranged on a substrate substantially parallel to one another in the column direction.例文帳に追加

メモリーセルアレーは離隔された複数の離隔領域及びアクティブ領域を備え、それらは基板上において縦方向に互いに実質的に平行に配置されている。 - 特許庁

An internal bus IB is connected with a self diagnostic circuit, to perform a self diagnostic test by each physical area which is a basic area being in the physical space of a memory cell array 11.例文帳に追加

内部バスＩＢが自己診断回路に接続されており、メモリセルアレイ１１の物理空間における基本領域である物理領域ごとに自己診断試験が行われる。 - 特許庁

Consequently, read-word line drivers 30r and read-word line drivers 30w can be dividedly arranged so as to be adjacent in the different direction with respect to the memory cell array.例文帳に追加

この結果、リードワード線ドライバ３０ｒおよびリードワード線ドライバ３０ｗは、メモリアレイに対して異なる方向に隣接するように分割配置することができる。 - 特許庁

To provide a semiconductor storage device with an ECC function capable of writing data at high speed even in the case of writing data only in the specific column of a memory cell array.例文帳に追加

メモリセルアレイのうち特定の列のみにデータの書込みを行なうような場合にでも、高速に書込みができるＥＣＣ機能付き半導体記憶装置を提供する。 - 特許庁

A storage circuit 71 stores an address of a block when a failure occurs when the erasure circuit erases data from the prescribed block of the memory cell array by the erasure circuit.例文帳に追加

記憶回路７１は、消去回路によるメモリセルアレイの所定のブロックに対するデータの消去動作時に不良が発生した場合、ブロックのアドレスを記憶する。 - 特許庁

To provide a method for setting a threshold voltage for a reference cell in a core array, for the optimum readout allowance and for performing the best memory operation.例文帳に追加

本発明は、最適な読み出しマージン及び最良のメモリ動作を行うための、コアアレイ内の基準セルの電圧閾値を設定する手法を提供することを目的とする。 - 特許庁

A contact opening 121 is formed in the dielectric layer 120 lowered to the surface of a bit line diffused part 115 of the specified region at the outside of the memory cell sub-array.例文帳に追加

コンタクト開口１２１は、メモリセルサブアレイに対して外側にある規定された領域のビットライン拡散部１１５の表面まで下がった誘電層１２０に形成される。 - 特許庁

For example, a sense amplifier 12 reads cell data stored in a data cell MCa of a memory cell array 11 and parity data stored in a parity cell MCb in a page unit.例文帳に追加

たとえば、メモリセルアレイ１１のデータセルＭＣａに記憶されたセルデータ、および、パリティセルＭＣｂに記憶されたパリティデータを、センスアンプ１２によってページ単位で読み出す。 - 特許庁

A transistor N10 is connected between a tangent line node ND1 connected to a memory cell array MCA and a resistor R1 constituting a voltage detecting circuit VDC.例文帳に追加

メモリセルアレイＭＣＡに接続される接続ノードＮＤ１と、電圧検出回路ＶＤＣを構成する抵抗Ｒ１の相互間には、トランジスタＮ１０が接続されている。 - 特許庁

A main data bus (1) used commonly for first and second data bit width and a main data bus (2) used only for the second data bit width are arranged for a memory array.例文帳に追加

メモリアレイに対して、第１および第２のデータビット幅に対し共通に用いられるメインデータバス（１）と、第２のデータビット幅においてのみ用いられるメインデータバス（２）を配置する。 - 特許庁

To provide a semiconductor device that prevents a precharge speed from decreasing owing to a wiring layout when a memory cell array having a hierarchical bit line configuration is in precharge operation.例文帳に追加

ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。 - 特許庁

A memory cell transistor having a tunnel oxide film 18 having a first film thickness and a first gate electrode is formed on a semiconductor substrate 14 of the cell array region.例文帳に追加

セルアレイ領域の半導体基板１４上には、第１の膜厚を持つトンネル酸化膜１８、及び第１ゲート電極を有するメモリセルトランジスタが形成されている。 - 特許庁

A data bus control circuit 13 is provided to switch a data transmission circuit in the data bus coupled to the memory cell array on the basis of the result of the address decoder.例文帳に追加

上記アドレスデコーダのデコード結果に基づいて、上記メモリセルアレイに結合されたデータバスにおけるデータ伝達路の切り替えを可能とするデータバス制御回路（１３）を設ける。 - 特許庁

Since the circuit configuration can be simplified, labeling processing can be performed using an SIMD processor or systolic array having only a local memory.例文帳に追加

また、回路構成をシンプルにすることができるため、局所メモリしか持たないＳＩＭＤ型プロセッサやシストリックアレーを用いてラベリング処理を実現することが可能となる。 - 特許庁

To provide a semiconductor storage device, wherein a chip area can be reduced by using a vertical transistor in an end region of a memory cell array region as a portion of a predetermined circuit.例文帳に追加

メモリセルアレイ領域の端部領域の縦型トランジスタを所定の回路の一部として利用してチップ面積を削減可能な半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile memory array which can implement high cell density and higher operation speed caused by lower bit line resistance, and is hardly influenced by disturbance to a stored content at reading and writing.例文帳に追加

高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。 - 特許庁

A FPGA (field programmable gate array) 25a, CPLDs (complex programmable logic devices) 25b, 25c and 25d, a PLD (programmable logic device) 27, SRAMs 28a and 28b, and a flash memory 23 are installed on an LSI integrated board 21A.例文帳に追加

ＬＳＩ集合基板２１Ａには、ＦＰＧＡ（２５ａ、ＣＰＬＤ２５ｂ、２５ｃ、２５ｄ、ＰＬＤ２７と、ＳＲＡＭ２８ａ、２８ｂと、フラッシュメモリ２３が搭載されている。 - 特許庁

To provide an information recording device capable of recording/reproducing data at high speed by recording parity information in writing RAID (redundant array of independent disks) in a mass IC memory.例文帳に追加

大容量ＩＣメモリにＲＡＩＤ書き込みにおけるパリティ情報を記録することにより、高速なデータの記録／再生を可能とする情報記録装置を提供する。 - 特許庁

Also the bird's beak is set thin in the peripheral circuit portion 44 to prevent the bird's beaks from being connected to each other, and is set thick in the memory array portion 42 to connect the bird's beaks each other.例文帳に追加

また、周辺回路部４４においてはバーズビークが相互につながらずに、かつ、メモリアレイ部４２においてはバーズビークが相互につながって厚くなるよう設定している。 - 特許庁

To provide a resistance change element capable of binarization or multivalued configuration and of controlling a change in resistance with precision, a memory cell array, and a resistance change device.例文帳に追加

本発明によれば、２値又は多値化が可能で抵抗の変化を制度よく制御できる抵抗変化素子、本発明のメモリセルアレイ、及び抵抗変化装置を提供する。 - 特許庁

To provide a MTJ device which can be manufactured leaving freedom to finely tune coercive force and to obtain an appreciable MR, and to provide a memory array including the same.例文帳に追加

保磁力を微調整する自由および相当程度のＭＲを実現する自由を残しながら製造しうるＭＴＪデバイスおよびそれを備えたメモリ・アレイを提供する。 - 特許庁

The signal line running in each of sense amplifier zones placed so to extend in a lateral direction in a memory array part(MA) comprises a hierarchic structure composed of an upper interconnection layer and a lower interconnection layer.例文帳に追加

メモリアレイ部（ＭＡ）において行方向に延在して配置されるセンスアンプ帯内を走る信号線を上層配線層と下層配線層の階層構造とする。 - 特許庁

In reading from a memory cell array 10, a plate line PL is charged to a power source potential VDD before drive of a corresponding word line WL by a drive control circuit 50.例文帳に追加

メモリセルアレイ１０に対する読み出し時、駆動制御回路５０によって該当するワード線ＷＬの駆動前にプレート線ＰＬを電源電位ＶＤＤに充電する。 - 特許庁

A variant of the sketch data structure, called k-array sketch, is designed using a constant, small amount of memory, and has constant pre-record update and reconstruction cost.例文帳に追加

一定の少量のメモリを使用し、一定のレコードごとの更新／再構成コストを有する、ｋ配列スケッチと呼ばれる、スケッチ・データ構造の一変形を設計した。 - 特許庁

The array cartridge 10, which stores a plurality of disk drive units 11, comprises an MPU 30, a nonvolatile memory 31, an LCD 32 and an opening and closing detection circuit 36.例文帳に追加

アレイカートリッジ１０は、複数のディスクドライブ装置１１を着脱可能に収容し、ＭＰＵ３０、不揮発性メモリ３１、ＬＣＤ３２、開閉検知回路３６等を備える。 - 特許庁

For example, when read/write operation of 7 bits data in which parity bits of 3 bits are added to 4 bits data is performed for a memory cell array 21, error correction is performed every 7 bits data.例文帳に追加

メモリセルアレイ２１に、例えば、４ビットのデータに３ビットのパリティビットが付加された７ビットデータのリード／ライト動作を行う際、７ビットデータ毎にエラー訂正が行われる。 - 特許庁

A memory 63 stores a phase difference of an adaptive synthesis weight between branches obtained by a phase difference detector 61 in the case of reception by an adaptive array diversity receiver.例文帳に追加

適応アレイダイバーシティ受信機において、受信時には位相差検出器６１で得られたブランチ間の適応合成ウエイトの位相差がメモリ６３に格納される。 - 特許庁

This cause an application of high power, via a sense line (302, 303), to an addressed bit (320) in the memory array (325) and causes write operation to be applied to the addressed bit.例文帳に追加

これにより、メモリアレイ(325)のアドレス指定されたビット(320)にセンス線(302,303)を介して大電力が印加され、そのアドレス指定されたビットに対して書き込み操作が行われる。 - 特許庁

An L1 cache consisting of L1 data (a data array) and dir (a directory) are provided in processors IP0 to IPn, plural L2 caches are connected with the respective L1 caches and the L2 caches are connected with a main memory L3.例文帳に追加

処理装置IP0〜IPnには、L1 data(データアレイ)とdir(ディレクトリ)からなるL1キャッシュが設けられ、各L1キャッシュには複数のL2キャッシュが接続され、L2キャッシュは主メモリL3に接続される。 - 特許庁

A sound collecting property control part 37 of the microphone array 30 controls a sound collecting characteristic on the basis of a sound collecting characteristic control parameter stored in a parameter storage memory 36.例文帳に追加

マイクロホンアレイ３０の集音特性制御部３７は、パラメータ記憶メモリ３６に記憶された集音特性制御パラメータを基に集音特性を制御する。 - 特許庁

In each DRAM array, memory cells stored with data to be read out to the data input/output terminals in the same cycle are arranged separately from one another.例文帳に追加

ここで、各ＤＲＡＭアレイ内で、同一サイクル内でデータ入出力用外部端子に読み出されるデータを格納するメモリセルは互いに離間するように配置される。 - 特許庁

For example, one of the bit lines 13 laid in a column direction is made a reference bit line RBL in the memory cell array 10 with anti-fuse elements 11 arranged in a grid pattern.例文帳に追加

たとえば、アンチヒューズ素子１１が格子状に配置されたメモリセルアレイ１０の、列方向に敷設されたビット線１３のうちの１本を参照ビット線ＲＢＬとする。 - 特許庁

Thenewtab array must end with a sentinel entry which contains NULL for the name field; failure to provide the sentinel value can result in a memory fault.例文帳に追加

配列 newtab は name フィールドが NULL になっているセンチネル (sentinel) エントリで終端されていなければなりません;センチネル値を与えられなかった場合にはメモリ違反になるかもしれません。 - Python

To realize a non-destruction read-out by which signal electric charges can be read out without destruction when the signal of a memory array constituted of a capacitor and a switching transistor.例文帳に追加

容量とスイッチングトランジスタで構成されるメモリアレイの信号を読み出すときに信号電荷を破壊することなく読み出すことが可能な非破壊読み出しを実現する。 - 特許庁

After storing all key items and positional information in the memory, an array of a structure 104 for sorting is sorted in ascending or descending order by a key value using a sort function 105.例文帳に追加

全キー項目と位置情報をメモリ内に格納した後、ソート関数１０５を用いてソート用構造体１０４の配列をキー値で昇順または降順にソートする。 - 特許庁

A flash EEPROM 100 has a trimming value storage area 130 for storing a trimming value corresponding to each erase unit area 120 included in a memory cell array 110.例文帳に追加

フラッシュＥＥＰＲＯＭ１００は、メモリセルアレイ１１０に含まれる各消去単位領域１２０に対応して、トリミング値を記憶するトリミング値記憶領域１３０を備える。 - 特許庁

The array comprises a table of values which are stored in a memory, the values being representative of node ranks of the tree which are sequenced according to a first total order relation.例文帳に追加

このアレイは、メモリに保存されるテーブル値からなり、当該値は第１の全体的な順序関係に基づき順序付けられた前記ツリーのノードランクを示している。 - 特許庁

To provide a contact arrangement that can lower the resistance of a selective transistor line and a source line in a NAND type flash memory array, and its manufacturing method.例文帳に追加

ＮＡＮＤ型フラッシュメモリアレイにおいて、選択トランジスタ線及びソース線の低抵抗化をはかることのできる接触機構及びその製造方法を提供する。 - 特許庁

The electronic circuit, in which the coil 22 is disposed being overlapped with a region of a memory array 11, carries out communication by inductive coupling between the stacked and mounted chips by means of the coil 22.例文帳に追加

メモリアレイ１１の領域に重ねてコイル２２を配置して、コイル２２によって積層実装されたチップ間の誘導結合による通信を行う電子回路。 - 特許庁

A memory assembly which has an input port 242, an output port 216, and the memory array 23 containing a plurality of addressable storing positions in one mode contains the selectable function which sends the address information portion 212 of data which appear in a data route to other processing routes 770 and 771 by by-passing the memory array 232 without disturbing the information stored at the addressable storing positions.例文帳に追加

１態様では、入力ポート２４２及び出力ポート２１６を有し、複数のアドレス指定可能記憶位置を含むメモリ・アレイ２３２を有するメモリ・アセンブリにおいて、複数のアドレス指定可能記憶位置に記憶される情報を乱すことなく、データ経路内に現れるデータのアドレス情報部分２１２を、メモリ・アレイ２３２をバイパスして別の処理経路７７０、７７１に仕向ける選択的機能を含む。 - 特許庁

A self-test circuit built-in semiconductor memory 20 comprises a semiconductor substrate, a memory cell array 30 formed on the semiconductor substrate, testing circuits 50, 54 provided on the semiconductor substrate, storing a program, testing a memory cell array conforming to the stored program, and outputting a test result, and a controller 52 provided on the semiconductor substrate and rewriting the contents of programs stored in the test circuits 50, 54.例文帳に追加

自己テスト回路内蔵半導体記憶装置２０は、半導体基板と、半導体基板上に形成されたメモリセルアレイ３０と、半導体基板上に設けられ、プログラムを記憶して記憶されたプログラムにしたがってメモリセルアレイのテストを行ない、テスト結果を出力するためのテスト回路５０，５４と、半導体基板上に設けられ、テスト回路５０，５４に記憶されるプログラムの内容を書き換えるためのコントローラ５２とを含む。 - 特許庁

The disk controller 2 has: a cache memory 23 which caches writing data from the host 1 and read data from the HDD array 3; and a RAID controller 22 which monitors input/output data from the host 1 and transmission and reception of data between the cache memory 23 and the HDD array 3, and controls an electric power state of the cache memory 23 on the basis of the monitoring results.例文帳に追加

このディスク制御装置２は、ホスト１からの書き込みデータ及びＨＤＤアレイ３からの読み出しデータをキャッシュするキャッシュ用メモリ２３と、ホスト１からのデータの入出力を監視すると共にキャッシュ用メモリ２３とＨＤＤアレイ３とのデータの送受信を監視し、当該監視結果に基づき、キャッシュ用メモリ２３の電力状態を制御するＲＡＩＤ制御部２２とを有する。 - 特許庁

This circuit is provided with a memory cell array 1, an ATD circuit 7 detecting transition of a row address signal and transition of a column address signal, and a control circuit 5 generating an internal circuit control signal having desired length required for row access for the memory cell array based on only a detected output of the ATD circuit and controlling row access and column access based on this control signal.例文帳に追加

メモリセルアレイ1 と、ロウアドレス信号の遷移およびカラムアドレス信号の遷移をそれぞれ検知するATD 回路7 と、ATD 検知出力のみに基づいてメモリセルアレイに対するロウアクセスに必要な所望の長さの内部回路制御信号を発生し、この制御信号に基づいてロウアクセスおよびカラムアクセスを制御する制御回路5 とを具備する。 - 特許庁

This circuit is provided with a memory cell array comprising redundant elements used for replacement of a defective element, a decoder circuit performing row and column selection of this memory cell array, and a replacement control circuit storing defective address, performing detection of coincidence between an inputted address and a defective address and controlling the decoder circuit so that the defective element is replaced by a redundant element.例文帳に追加

不良エレメントの置換に用いられる冗長エレメントを含むメモリセルアレイと、このメモリセルアレイの行列選択を行うデコーダ回路と、不良アドレスを記憶し、入力されたアドレスと不良アドレスの一致検出を行って不良エレメントを冗長エレメントで置き換えるべく前記デコード回路を制御する置換制御回路とを備える。 - 特許庁