「Memory Array」に関連した英語例文の一覧と使い方(50ページ目) - Weblio英語例文検索

A word line coupled to the defective cell is replaced by a spare word line by a coding part responding to the block address selecting the memory cell array block in which the repair address and the defective cells are caused.例文帳に追加

リペアアドレスと不良セルとが発生したメモリセルアレイブロックを選択するブロックアドレスに応答するコーディング部により、不良セルと連結されるワードラインがスペアワードラインに置換される。 - 特許庁

To provide an MTJ device capable of fabrication while leaving freedom for making fine adjustments on coercive force and leaving freedom for realizing MR of a corresponding degree, and a memory array comprising the MTJ device.例文帳に追加

保磁力を微調整する自由および相当程度のＭＲを実現する自由を残しながら製造しうるＭＴＪデバイスおよびそれを備えたメモリ・アレイを提供する。 - 特許庁

In a pixel array part of a CMOS image sensor, a plurality of unit pixels 211A including a photodiode 221, a memory part 223, a floating diffusion region 225 and a charge discharging part 230 are lined.例文帳に追加

ＣＭＯＳイメージセンサの画素アレイ部には、フォトダイオード２２１、メモリ部２２３、浮遊拡散領域２２５、電荷排出部２３０を備える単位画素２１１Ａが複数配列されている。 - 特許庁

A memory cell array where a size of the MOS transistor is relatively small, and a peripheral circuit where the size of the MOS transistor is relatively large, are formed on the semiconductor substrate 10.例文帳に追加

半導体基板１０上には、ＭＯＳトランジスタのサイズが相対的に小さいメモリセルアレイ部と、該ＭＯＳトランジスタのサイズが相対的に大きい周辺回路部とが形成される。 - 特許庁

To provide a semiconductor device capable of preventing lowering of an access speed caused by a redundancy determination while reducing a precharge circuit in a memory cell array having a hierarchy bit line configuration.例文帳に追加

階層化ビット線構成を有するメモリセルアレイにおいてプリチャージ回路を削減しつつ冗長判定に伴うアクセス速度の低下を防止し得る半導体装置を提供する。 - 特許庁

The data read from the memory cell array is stored in the buffer register, together with the check bit and is then decoded overwritten to the buffer register as correctly read data for outputting to the outside.例文帳に追加

メモリセルアレイから読み出されたデータはチェックビットと共にバッファレジスタに格納され、その後デコードされて正しい読み出しデータとしてバッファレジスタに上書きされた後、外部に出力される。 - 特許庁

The parameter estimation device 15 detects the information of the direction of the terminal Z by the output of the adaptive array 14 and signals supplied from the antenna 2 and temporarily stores it in a memory 16.例文帳に追加

パラメータ推定器１５はアダプティブアレイ１４の出力とアンテナ２から供給された信号とにより、端末Ｚの方向の情報を検出し、メモリ１６に一時記憶する。 - 特許庁

In a sense amplifier 3, initial charging is performed for bit lines BL in respective control areas of the memory cell array 1 by a charge voltage controlled by respective individual bit line control signals BLC.例文帳に追加

センスアンプ３は、メモリセルアレイ１の各制御領域内のビット線ＢＬに対してそれぞれ個別のビット線制御信号ＢＬＣにより制御された充電電圧で初期充電を行う。 - 特許庁

Furthermore, the upper surface of the first layer 111 located on the peripheral circuit 2 in the patterned layer 100 is arranged below the upper surface of the memory cell array 1 in the patterned layer 100.例文帳に追加

そして、パターン層１００における周辺回路部２上に位置する第１の層１１１の上面は、パターン層１００におけるメモリセルアレイ部１の上面よりも下側に位置している。 - 特許庁

An address storage circuit is constituted so as to store the column address information of data programmed in a memory cell array, and the column address information includes an initial column address and a final column address.例文帳に追加

アドレス貯蔵回路はメモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、列アドレス情報は初期列アドレス及び最終列アドレスを含む。 - 特許庁

At normal operation, the switch circuit 702 is turned off, the power source voltage supply circuit 70 supplies directly ground voltage Gnd supplied from the pad 42 to the memory cell array 110.例文帳に追加

通常動作時、スイッチ回路７０２はオフされ、電源電圧供給回路７０は、パッド４２から供給された接地電圧Ｇｎｄをメモリセルアレイ１１０に直接供給する。 - 特許庁

The write or read can be performed by simultaneous one time access for the plurality of bytes by replacing bit arrangement of the memory cell array by a write method or a read method.例文帳に追加

そして、メモリセルアレイのビット配列を、書込み方法又は読出し方法により入れ替えることにより、複数バイト同時に１回のアクセスで書込み又は読出しが可能とする。 - 特許庁

Control clocks having different phases are distributed to a memory array divided into a plurality of banks BK1, BK2, the entry and processing of a retrieving key (reading and writing operation, retrieving operation) are performed with different phases.例文帳に追加

複数のバンクＢＫ１，ＢＫ２に分割したメモリアレイに異なる位相の制御クロックを分配して、異なる位相でエントリおよび検索キーの処理（読み書き動作、検索動作）を行う。 - 特許庁

Batch write in is carried out for each block of a memory cell array which is to be erased (S11), and thereafter soft erase is carried out for each block with a predetermined voltage as a start voltage (S12).例文帳に追加

処理Ｓ11のように消去するメモリセルアレイの各ブロック毎に一括書き込みをし、その後、Ｓ12のように、所定電圧をスタート電圧とし各ブロック毎にソフト消去して行く。 - 特許庁

Also, when a decode-address of a memory cell array is taken in by the first command, increasing the number of pins is prevented by diverting a conventional command control pin of a SDR/DDR-SDRAM to an address pin.例文帳に追加

また、メモリセルアレイのデコードアドレスを第１のコマンドで取り込むにあたり、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭのコマンドコントロールピンをアドレスピンに転用してピン数の増加を防いでいる。 - 特許庁

To provide a technology which compensates variation in a cell characteristic in an array and to provide a three-dimensional integrated circuit memory reducing complexity caused by level difference.例文帳に追加

アレイ内のセル特性におけるばらつきを補償する技術を提供するとともに、レベルの違いによって起こる複雑性を少なくする３次元集積回路メモリを提供する。 - 特許庁

An auxiliary precharging circuit 10 is installed with respect to a memory cell array part 1, a precharging circuit 4, in which an I/O data bus T and an I/O data bus B as well as a data bus are charged to a VDD level, a write buffer 5, and a read buffer 6.例文帳に追加

メモリセルアレイ部１、Ｉ／ＯデータバスＴ，Ｂ、データバスをＶＤＤレベルに充電するプリチャージ回路４、ライトバッファ５、リードバッファ６に対し、補助プリチャージ回路１０を設ける。 - 特許庁

To integrate a nonvolatile memory cell array and two kinds of MIS(metal insulator semiconductor) transistor circuits, which are different in the thickness of the gate insulator film in a simple process to exhibit desired characteristics, respectively.例文帳に追加

不揮発性半導体メモリセルアレイと共にゲート絶縁膜厚の異なる二種のＭＩＳトランジスタ回路をそれぞれ所望の特性を発揮させるべく、簡単な工程で集積形成する。 - 特許庁

The wirings for short-circuit 11, 12 are short-circuited to the selected gate lines SL0, SL1 in a wiring short-circuit region 13 deployed at a prescribed interval in the column direction of a memory cell array.例文帳に追加

短絡用配線１１，１２は、メモリセルアレイの列方向に所定間隔をおいて配置された配線短絡領域１３において選択ゲート線ＳＬ０，ＳＬ１に短絡させる。 - 特許庁

To provide a method and apparatus for collecting core instruction traces or mutual connection traces without using an externally attached logic analyzing device or an additional memory array on chip.例文帳に追加

外部に取り付けた論理分析装置も追加のチップ上メモリアレイも用いずにコア命令トレースまたは相互接続トレースを収集するための方法および装置を提供する。 - 特許庁

A memory array is divided into two or more blocks in the columnar direction, and the bit lines are individually arranged to each block, then a bit line selecting circuit is prepared for selecting the bit line of the divided block.例文帳に追加

メモリセルアレイを列方向に２つ以上のブロックに分割し、各ブロックに対して個別にビット線を設け、分割したブロックのビット線を選択するビット線選択回路を備える。 - 特許庁

In the memory array region 11, bit lines BL0-BL5 which extend in the Y-direction, and word lines WL0-WL2 and source lines SL1-SL3 extend in the X-direction, orthogonal to the Y-direction.例文帳に追加

メモリアレイ領域１１において、ビット線ＢＬ0〜ＢＬ5はＹ方向に延びており、ワード線ＷＬ0〜ＷＬ2、ソース線ＳＬ1〜ＳＬ3はＹ方向と直交するＸ方向に延びている。 - 特許庁

In short, at the time of read-out, the memory array operates at the low frequency being one-eighth of the data output frequency and at the time of write-in, it performs an operation such as to writing data for every clock.例文帳に追加

つまり読出時は、メモリアレイがデータ出力周波数の８分の１の低い周波数で動作し、書込時は毎クロックごとにデータを書込むという動作が行なわれる。 - 特許庁

The changeover circuit 7 divides four IO lines of a memory cell array 5 into two sets so as to perform a changeover operation, and it changes over the IO lines to a corresponding set according to the computed results of the OR circuits 23, 24.例文帳に追加

切替え回路７はメモリセルアレイ５の４つのＩＯ線を２つの組に分けて切替え動作を行い、オア回路２３，２４の演算結果に応じて対応する組に切替える。 - 特許庁

Thus, even when the scale of a memory cell array increases, an increase in a layout area and timing skew which are caused by arrangement of the local switch drivers LSD and the main switch drivers MSD can be suppressed.例文帳に追加

メモリセルアレイの規模が大きくなっても、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤの配置によるレイアウト面積の増大及びタイミングスキューを抑制することができる。 - 特許庁

To provide a device and a method for evenly share process load of an I/O command by a whole storage array in a distributed storage system having a wide area memory allocation capability.例文帳に追加

記憶の広域配置能力を持つ分散記憶システムにおいて、Ｉ／Ｏコマンドの処理の負荷を記憶アレイ全体で均一に分担するような装置および方法を提供する。 - 特許庁

Thus, arithmetic processing in which bit lines BL and transistors in a memory cell array 1 are used is not required, and hence a read-out time can be shortened and power consumption can be reduced.例文帳に追加

このように、ビット線ＢＬやメモリセルアレイ１内のトランジスタを使った演算処理を行う必要がないため、読出時間を高速化することができ、消費電力を低減できる。 - 特許庁

Data of a bit line read out from a memory cell array 2, data of 2 bits per an I/O terminal are transferred in parallel to DQB (E), DQB (O) through pairs of main data line MDQ (E), bMDQ (E), MDQ (O), bMDG (O).例文帳に追加

メモリセルアレイ２から読出されたビット線データは、Ｉ／Ｏ端子当たり２ビットのデータが並列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ（Ｅ），ＤＱＢ（Ｏ）に転送される。 - 特許庁

A memory array 4 is divided into a storage region of binary and a storage region of multi-level, and corresponding to the above, a multi-level write-in/read-out control circuit 12 and a binary write-in/read-out control circuit 13 are provided.例文帳に追加

メモリアレイ４を多値および２値記憶の領域に分割し、それに対応して多値書き込み／読み出し制御回路１２と２値書き込み／読み出し制御回路１３を設ける。 - 特許庁

This device is provided with a memory cell array 60 having normal and redundancy areas 62 and 61, a first decoder 20, a first driver 30, and a second driver 40.例文帳に追加

本発明に係る半導体記憶装置は、通常領域６２とリダンダンシー領域６１を有するメモリセルアレイ６０、第１デコーダ２０、第１ドライバ３０、及び第２ドライバ４０を備える。 - 特許庁

The image sensor 12 incorporates: a pixel array 20; a DSP circuit 21 for processing light receiving signals from pixels of the pixel array 20; a memory 22 for storing information or the like to be used for processing by the DSP circuit 21; and a driver circuit 23 for driving the infrared LED.例文帳に追加

イメージセンサ１２には、ピクセルアレイ２０と、ピクセルアレイ２０の各ピクセルからの受光信号を処理するＤＳＰ回路２１と、ＤＳＰ回路２１による処理の際に用いる情報等を格納するメモリ２２と、上記赤外ＬＥＤを駆動するドライバ回路２３とが内蔵されている。 - 特許庁

This NAND flash memory device includes a cell array connected to a plurality of bitlines, a page buffer for storing data to be programmed in the cell array, and a bitline setup circuit for successively setting up the plurality of bitlines with a specified unit in accordance with the data stored in the page buffer.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は複数個のビットラインに連結されるセルアレイと、前記セルアレイにプログラムされるデータを貯蔵するページバッファと、前記ページバッファに貯蔵されたデータに応じて複数個のビットラインを一定の単位で順にセットアップするビットラインセットアップ回路とを含む。 - 特許庁

The device is provided with a read-out/write-in circuit 6a for echo signal and a data register 7a for echo signal which are arranged respectively in parallel to the read-out/ write-in circuit 6 and the data register 6 of the normal cell array 1 side and has the same constitution at the memory cell array 1a for echo signal side.例文帳に追加

ノーマルセルアレイ１側の読み出し／書き込み回路６及びデータレジスタ６とそれぞれ併設されて、エコー信号用メモリセルアレイ１ａ側にも同様の構成のエコー信号用読み出し／書き込み回路６ａおよびエコー信号用データレジスタ７ａが設けられる。 - 特許庁

When a READ command in inputted one clock cycle after an ACTV command is inputted, a row decoder 22 activates only a sub-array having a memory cell selected by a row address AX and a column address AY out of the sub-array 17i, 17j, and performs read- out operation of data.例文帳に追加

ロウデコーダ２２は、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ１７ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されるメモリセルを有するサブアレイのみを活性化して、データの読み出し動作を行う。 - 特許庁

A reception weight vector calculation device 12 of the wireless receiver adopting slot diversity applies adaptive array processing to each of a plurality of slots used for communication with a mobile terminal to generate an array output signal and weight information, which are stored in a memory 20.例文帳に追加

スロットダイバーシチによる無線受信装置において、同一の移動端末装置と通信する複数のスロットそれぞれごとに、受信ウェイトベクトル計算機１２によってアダプティブアレイ処理が行なわれ、アレイ出力信号と重み情報とが形成されてメモリ２０にストアされる。 - 特許庁

A semiconductor integrated circuit device 1 is equipped with; a SRAM (Static RAM) cell array 11 in which a plurality of memory cells each of which consists of CMOSFETs are arranged in matrix; and power source lines VL1 and GL1, etc., which are provided every one bit column , such as one bit column of the SRAM cell array 11.例文帳に追加

半導体集積回路装置１は、ＣＭＯＳＦＥＴから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイ１１と、ＳＲＡＭセルアレイ１１の１ビット列等の１ビット列ごとに設けられた電源線ＶＬ１、ＧＬ１等を備えている。 - 特許庁

In another aspect, partial array self-refresh operation is performed by controlling row addresses of one or more corresponding to a partial cell array in self-refresh operation, and at this juncture, reduction of current consumption of self-refresh is performed by cutting off activation of a part being not used in a memory bank.例文帳に追加

或いは、部分アレーセルフリフレッシュ動作は、セルフリフレッシュ動作中における部分セルアレーに対応する一つ以上のローアドレスを制御することによって実行され、この際、セルフリフレッシュ電流消費の低減は、メモリバンクの不使用の部分の活性化遮断によってなされる。 - 特許庁

To provide a semiconductor memory having a row repair circuit in which a plurality of redundant word liens are arranged in a plurality of cell array blocks by the prescribed number of pieces respectively in the same way, and repair efficiency is improved by enabling to repair a defective word line for any cell array block.例文帳に追加

複数個のリダンダントワードラインを、複数のセルアレイブロックにそれぞれ所定個数ずつ同様に配置し、どのセルアレイブロックであっても欠陥のあるワードラインをリペア可能とすることによりリペア効率を向上させるようにした、ローリペア回路を有する半導体メモリ装置を提供すること。 - 特許庁

The flash memory includes an array of memory cells arrayed in rows and columns, and a randomization and derandamization circuit configured to randomize data stored in the array, and the randomization and derandamization circuit generates an initial seed corresponding to random data according to whether data stored in the array is the random data, generates a random sequence based upon the initial seed, and randomizes the random data based upon the random sequence.例文帳に追加

ここに提供されるフラッシュメモリ装置は行と列に配列されたメモリセルのアレイと、前記アレイに格納されるデータをランダム化するように構成されたランダム化及びデランダム化回路と、を含み、前記ランダム化及びデランダム化回路は前記アレイに格納されるデータがランダムデータであるか否かにしたがって前記ランダムデータに対応する初期シードを生成し、前記初期シードに基づいてランダムシークェンスを発生し、前記ランダムシークェンスに基づいて前記ランダムデータをランダム化させる。 - 特許庁

To reduce necessary space and to introduce respective bit lines in a pair of bit lines by means of closing intervals in a circuit, which is obtained by combining a precharge circuit and an equalization circuit for a semiconductor memory array, formed of a memory cell field having a plurality of pairs of bit lines.例文帳に追加

多数のビットラインペアを有するメモリセルフィールドから成る半導体メモリアレイのためのプリチャージ回路と等化回路が組み合わせられた回路において、所要スペースが小さく、ビットラインペアにおける各ビットラインを互いに間隔を詰めて案内できるようにする。 - 特許庁

The selection circuit 5 is provided with a first switch for switching between connection and nonconnection of a first bit line pair connected to a memory cell column belonging to the block 7a of the array part 7 to a second bit line pair connected to a memory cell column belonging to a block 7b.例文帳に追加

そして、選択回路５において、アレイ部７のブロック７ａに属するメモリセル列に接続された第１のビット線対を、ブロック７ｂに属するメモリセル列に接続された第２のビット線対に接続するか否かを切り換える第１のスイッチを設ける。 - 特許庁

To provide a semiconductor memory device which includes a memory cell array comprising ReRAM cells, and which reduces a reverse bias current flowing into a non-selected cell, and whose breakdown voltage against a yield phenomenon is increased so that the device can be used at a high potential.例文帳に追加

非選択セルに流れる逆方向バイアスの電流を低減することができ、かつ降伏現象への耐圧を増加し高電位でも対応可能な、ＲｅＲＡＭセルから構成されたメモリセルアレイを有する半導体メモリ装置を提供することを目的とする。 - 特許庁

The semiconductor device is composed of an SRAM block including a memory cell array arranging memory cells MC composed of SRAM cells in a matrix and peripheral circuits, an FGT block, and a connection block electrically connecting the SRAM block and the FGT block.例文帳に追加

半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。 - 特許庁

A first circuit block (word driver group, WDBK) which drives the plurality of word lines is disposed between a second circuit block (phase change type chain cell control circuit, PCCCTL) which drives the first or the second gate lines and the plurality of memory cell groups (memory cell array, MA).例文帳に追加

そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 - 特許庁

This semiconductor memory has plural main data lines connected between a block sense amplifier array for transmitting data and a data output buffer, and takes plural cell data read out from plural memory cells in advance corresponding to one input/output port.例文帳に追加

本発明は、データ伝送のためブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを持ち、一つの入出力ポートに対応して複数のメモリセルからリーとされた複数個のセルデータを先取る半導体メモリ装置に関する。 - 特許庁