「Memory Array」に関連した英語例文の一覧と使い方(54ページ目) - Weblio英語例文検索

A SDRAM 10 has a timing controller 1, a row address decoder 2, a column address decoder 3, a memory cell array 4, a read/write controller 5, I/O buffers 60, 690, 6180, 6270, and I/O terminals 70, 790, 7180, 7270.例文帳に追加

ＳＤＲＡＭ１０は，タイミングコントローラ１，ロウアドレスデコーダ２，カラムアドレスデコーダ３，メモリセルアレイ４，リード／ライトコントローラ５，Ｉ／Ｏバッファ６_０，６_９０，６_１８０，６_２７０，およびＩ／Ｏ端子７_０，７_９０，７_１８０，７_２７０を有する。 - 特許庁

The number of simultaneous activities at the refresh of a memory cell array is kept as it is by setting an internal test mode, and at the refresh operation of a DRAM, the operation is carried out by an externally inputting address signal not an internally generating address signal.例文帳に追加

内部のテストモードを設定することで、メモリセルアレイのリフレッシュ時の同時活性数をそのままで、ＤＲＡＭのリフレッシュ動作時には、内部発生アドレス信号ではなく外部入力アドレス信号によって動作を行う。 - 特許庁

As the boosting circuits 120A, 120B and the lines 130A, 130B to be boosted are provided for each memory cell array, capacity of lines 130A, 130B to be boosted is made 1/2, and current consumption is reduced.例文帳に追加

メモリセルアレイごとに昇圧回路１２０Ａ、１２０Ｂ及び被昇圧ライン１３０Ａ、１３０Ｂを設けたため、被昇圧ライン１３０Ａ、１３０Ｂの容量が１／２となり、消費電流も低減することができる。 - 特許庁

When binary data is read out from one page of the memory cell array 21, a voltage generating circuit 31 generates read-out voltage being lower than read-out voltage when multi-level data is read out, and supplies it to a word line of a non-selection page.例文帳に追加

電圧発生回路３１は、メモリセルアレイ２１の１つのページから２値データを読み出すとき、多値データを読み出すときの読み出し電圧より低い読み出し電圧を発生し、非選択ページのワード線に供給する。 - 特許庁

To provide a semiconductor storage capable of reducing power consumption by charge/discharge currents, such as a bit line, and power consumption by the gate leak current of a memory cell in a unselective array.例文帳に追加

ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることも可能な半導体記憶装置を提供する。 - 特許庁

An FIFO memory 301 provided on the input side of an LED array driving part 200 is reset by a main scanning line synchronous signal/ LSYNC from a controller part 302 for taking in image data for one line in main scanning.例文帳に追加

ＬＥＤアレイ駆動部２００の入力側に設けられているＦＩＦＯメモリ３０１は、コントローラ部３０２からの主走査ライン同期信号／ＬＳＹＮＣによってリセットされ、主走査１ライン分の画像データを取り込む。 - 特許庁

A power supply control circuit (PCK0-PCKn) is provided corresponding to a memory cell array, and the voltage level of a cell source line (VDM, VSM) is set according to an access mode during the parallel execution of the read access and the write access.例文帳に追加

メモリセル列に対応して電源制御回路（ＰＣＫ０−ＰＣＫｎ）を設け、各列単位で、リードアクセスとライトアクセスの並行実行時のアクセス態様に応じてセルソース線（ＶＤＭ，ＶＳＭ）の電圧レベルを設定する。 - 特許庁

A semiconductor storage device comprises a memory cell array 23, a Y decoder circuit 21, an X decoder circuit 22, a sense amplifier circuit 24, a Y gate circuit 25, a high voltage generation circuit 2, a high voltage regulating circuit 30, and a voltage adjustment circuit 30A.例文帳に追加

メモリセルアレイ２３、Ｙデコーダー回路２１、Ｘデコーダー回路２２、センスアンプ回路２４、Ｙゲート回路２５、高電圧発生回路２、高電圧レギュレート回路３０、電圧調整回路３０Ａなどで構成される。 - 特許庁

The semiconductor storage device includes a memory cell array (MCA), a first buffer (RXK), a second buffer (RXC), first circuits (101, 102, 103), a second circuit (104), a first DLL circuit (RXDLL), and a second DLL circuit (TXDLL).例文帳に追加

メモリセルアレイ（ＭＣＡ）、第１バッファ（ＲＸＫ）、第２バッファ（ＲＸＣ）、第１回路（１０１，１０２，１０３）、第２回路（１０４）、第１ＤＬＬ回路（ＲＸＤＬＬ）、及び第２ＤＬＬ回路（ＴＸＤＬＬ）を設ける。 - 特許庁

A memory cell array 12 comprises plural main word lines MW, plural sub-word lines SW corresponding to each main word line, and sub-word lines SW in the direction of column, and is divided into plural sub-arrays 13A-13H.例文帳に追加

メモリセルアレイ１２は複数のメインワード線ＭＷと、各メインワード線に対応する複数のサブワード線ＳＷとを含み、列方向のサブワード線ＳＷを含んで複数のサブアレイ１３Ａ〜１３Ｈに分割されている。 - 特許庁

Thereafter, a tunnel insulating film 7 for the nonvolatile memory transistor is formed on the silicon substrate 1, it is left in the cell array region and removed and a gate insulation film 10 for the high-voltage system transistor is formed in a peripheral circuit region.例文帳に追加

その後、シリコン基板１に、不揮発性メモリトランジスタ用のトンネル絶縁膜７を形成し、これセルアレイ領域に残して除去して、周辺回路領域に高電圧系トランジスタ用のゲート絶縁膜１０を形成する。 - 特許庁

The memory cell array of the semiconductor device includes local bit lines LBL1-LBL4 and global bit lines GBL1-GBL4, switches S1, S2, sense amplifiers SA1, SA2 on both sides, and switches S3, S4.例文帳に追加

本発明の半導体装置のメモリセルアレイにおいて、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬ１〜ＧＢＬ４と、スイッチＳ１、Ｓ２と、両側のセンスアンプＳＡ１、ＳＡ２と、スイッチＳ３、Ｓ４を備えている。 - 特許庁

When the device has constitution in which a memory cell array is arranged so as to surround a central region in which peripheral circuits and pads are arranged, the pads receiving addresses A0-A12, BA1, BA0 are divided and arranged easily.例文帳に追加

周辺回路およびパッドが配置される中央領域を取り囲むようにメモリアレイが配置される構成を有する場合、アドレスＡ０〜Ａ１２，ＢＡ１，ＢＡ０を受けるパッドは２列に分割配置することが容易になる。 - 特許庁

This flash memory device includes a cell array including a plurality of word lines, and a voltage supplying and selecting portion for supplying at least two voltages different from each other to the plurality of word lines during the erasing operation.例文帳に追加

本発明のフラッシュメモリ装置は、複数のワードラインを有するセルアレイと、消去動作時に、前記複数のワードラインに少なくとも２個の互いに異なる電圧を提供する電圧供給及び選択部と、を備える。 - 特許庁

A data structure converter 4-2 traces pointers in the order, starting from a leading element by using an address of the leading element for the data in the list structure, discretely disposed on the memory 5 and converts the data into data in an array structure.例文帳に追加

データ構造変換部４−２は、メモリ５上に離散的に配置されているリスト構造のデータに対し、先頭要素のアドレスを用いて、先頭要素からポインタを順に追跡し、配列構造のデータに変換する。 - 特許庁

Consequently, the failure caused by the lowering of the etching accuracy in the end region of the memory cell array and the yield and operational reliability of the storage device can be improved with hardly causing increase in the chip size of the device.例文帳に追加

メモリセルアレイ端の領域のエッチング精度の低下に起因した不良を防ぐことができ、チップサイズの増加をほとんど招くことなく、歩留まりが高く且つ動作の信頼性の高い動作を実現できる。 - 特許庁

To provide a semiconductor memory which can be secured with wide power source margin by reducing the number of digit system peripheral array elements and adjusting automatically a pre-charge voltage value so as to correspond to a wide voltage band.例文帳に追加

デジット系周辺アレイ素子の数を削減し、かつ、広い電圧域に対応するようにプリチャージ電圧値を自動的に調整することにより広い電源マージンを確保できる半導体記憶装置を提供する。 - 特許庁

The present invention includes a method for forming a word line pattern of the nonvolatile memory array including a step of producing the sub-F word lines using a mask producing device having a width of at least minimum characteristic size F through the use of spacer technology.例文帳に追加

少なくとも最小特徴サイズＦの幅を有するマスク生成素子から、スペーサー技術を用いてサブＦワード線を生成する段階を含む不揮発性メモリアレイのワード線パターン形成のための方法を含む。 - 特許庁

Either a first portion or a second smaller portion of data retrieved from a storage array is loaded into a data buffer in accordance with a prefetch mode selection, and then output from a memory device via a signaling interface.例文帳に追加

記憶アレイからリトリーブされたデータの第１の部分またはより小さな第２の部分のどちらかが、プリフェッチモード選択に従ってデータバッファにロードされ、次に、信号インタフェースを介してメモリ装置から出力される。 - 特許庁

When replacing the fault data with the relief data on the data register to which data is transferred from a memory array at the occasion of reading out, judgment whether read access address is in agreement with the fault address at every access is not required.例文帳に追加

読み出しに際してメモリアレイからデータが転送されたデータレジスタ上で不良データを救済データに置換えるときは、リードアクセスアドレスが不良アドレスに一致するかをアクセスの度に毎回判断することを要しない。 - 特許庁

Also, of the stored data of the memory array 120, a third character string which matches longest starting from the next character of the retrieval start character of the input character string is retrieved in the primary selector 140.例文帳に追加

また、上記メモリ配列１２０の格納データのうち、上記入力文字列の上記検索開始文字の次の文字から始まり最長に一致する第３の文字列の検索を一次セレクタ１４０で行う。 - 特許庁

Plural global word lines are arranged through the memory cell array so as to correspond to the local word lines, respectively, and the local decoder circuit connects the local decoder circuit the local word lines with the global word lines in response to a control signal.例文帳に追加

複数のグロ−バルワ−ドラインがロ−カルワ−ドラインに各々対応するようにメモリセルアレイを通じて配列され、ロ−カルデコ−ダ回路は制御信号に応答してロ−カルワ−ドラインとグロ−バルワ−ドラインとを連結する。 - 特許庁

A dopant 120 is implanted, at the same time, into a polysilicon region 130 used for forming the gate electrode of an NMOS transistor and a source line 77 in the flash memory array region 90.例文帳に追加

ＮＭＯＳトランジスタのゲート電極を形成するために使用することになる多結晶シリコン領域１３０とフラッシュ・メモリ・アレイ領域９０内のソース線７７とに一緒に同時にドーパント１２０を打ち込む。 - 特許庁

An external sector address is inputted to a sector address conversion circuit 40 as shown in (A) and converted by the sector address conversion circuit 40 into a sector address as an internal address and a memory cell array is accessed through an address decoder circuit 41.例文帳に追加

（Ａ）に示すように、外部からのセクタアドレスをセクタアドレス変換回路４０に入力し、セクタアドレス変換回路４０で、内部アドレスのセクタアドレスに変換して、アドレスデコーダ回路４１を介して、メモリセルアレイにアクセスする。 - 特許庁

Source potential connection transistors 12 for supplying a source control potential from a source potential interconnect line 13 to a source node are arranged while being distributed in a memory cell array 1, and a source potential control circuit 5 is arranged in a row decoder block 2.例文帳に追加

ソース電位配線１３からソース制御電位をソースノードに供給するソース電位接続トランジスタ１２をメモリセルアレイ１内に分散配置し、ソース電位制御回路５はロウデコーダブロック２内に配置する。 - 特許庁

That is, at the application time of a power source, data to be stored in the registers 21, 23 are read out from an initial setting data region in a memory cell array 11, and are stored successively in each register 21, 23 via an I/O bus 15.例文帳に追加

すなわち、電源投入時に、メモリセルアレイ１１内の初期設定データ領域からレジスタ２１、２３に格納すべきデータが読み出され、１／Ｏバス１５を介して各レジスタ２１、２３に順次格納される。 - 特許庁

To provide an LSI for suppressing an increase in layout area caused by a word line keeper circuit added so as to reduce power consumption during stand-by by executing power supply separation between a memory cell array part and a peripheral circuit part.例文帳に追加

メモリセルアレイ部と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路によるレイアウト面積の増加を抑制することが可能なLSI を提供する。 - 特許庁

To solve the problem of the presence of a pattern where a short-circuit failure is not detected during main bit line leakage inspection to screen an initial short-cirucit failure in a semiconductor storage device constituted of a memory array where main bit lines intersect each other.例文帳に追加

主ビット線を交差させたメモリアレイ構成をとる半導体記憶装置において、初期短絡故障をスクリーニングするための主ビット線リーク検査で、短絡故障を検出できないパターンが存在する。 - 特許庁

To reduce a layout area of a memory cell array without causing an increase in leakage current of a transistor, an increase in a value of resistance of an impurity diffusion region, or the like in a semiconductor integrated circuit incorporating a mask ROM.例文帳に追加

マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。 - 特許庁

For example, at the time of erasure operation, erasure voltage from a boosting circuit is applied respectively to all word lines WL0-WL31 of a memory cell array, selecting gate lines SSL, GSL, and a (p) type well 12.例文帳に追加

たとえば、消去動作時には、メモリセルアレイの全ワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＳＬ，ＧＳＬおよびｐ型ウェル１２に、それぞれ、昇圧回路からの消去電圧Ｖｅｒａを印加する。 - 特許庁

Spare memory array block is configured to be selected by the 12-bit row address of 4K cycle out of the 13-bit row address of 8K cycle excluding the most significant row address bit RA13.例文帳に追加

予備メモリアレイブロックは８ＫサイクルのロウアドレスＲＡ１〜ＲＡ１３に対応する１３ビットのロウアドレスのうち最上位ロウアドレスＲＡ１３を除く４Ｋサイクル分の１２ビットのロウアドレスによって選択されるように構成する。 - 特許庁

Therefore, in a memory array configuration in which a bit line is formed on the side of the lower diffusion layers 108, a reduction in bit line resistance can reduce power consumption, and also can achieve high-speed operation.例文帳に追加

したがって、下部拡散層１０８側をビット線としたメモリセルアレイを構成した場合、ビット線抵抗の低減によって消費電力を低減することができるとともに、高速動作を行うことが可能となる。 - 特許庁

The banked memory array is constituted of a plurality of sub-arrays SARYU, SARYL divided smaller, and two sub-arrays SARYU, SARYL share a sense amplifier in a retrieving circuit group RWSBK.例文帳に追加

バンク化されたメモリアレイは、さらに小さく分割された複数のサブアレイＳＡＲＹＵ，ＳＡＲＹＬで構成され、二つのサブアレイＳＡＲＹＵ，ＳＡＲＹＬで読み書き検索回路群ＲＷＳＢＫ内のセンスアンプを共有する。 - 特許庁

To improve efficiency of processing an image having pixels per row which are larger in number than the processor elements by an image processor including a distributed memory type processor array configured by combining the plurality of processor elements in a one-dimensional manner.例文帳に追加

複数のプロセッサ要素を１次元に結合してなる分散メモリ型プロセッサアレイを備えた画像処理装置により、１行の画素数がプロセッサ要素数より多い画像を処理する場合の効率向上を図る。 - 特許庁

A load unit is configured to load the horizontally aligned values in a transposed array, and to store those values as the values vertically aligned in a single column in the second data structure in the memory units for validating individual address designation.例文帳に追加

ロードユニットは、水平方向に整列された値を転置された配列でロードでき、個別アドレス指定可能メモリユニットにおける第２データ構造に、単一列内に垂直方向に整列された値として記憶する。 - 特許庁

After an address bit signal is latched, the row address decoder 14 decodes an address bit signal to activate one of plural word lines in a DRAM memory array 12.例文帳に追加

関連回路はデコード回路によってデコードされる対応するアドレス信号に基づいて夫々のワード線のうちの少なくとも１つを活性化させるために夫々のワード線の各々に接続されているデコード回路を有している。 - 特許庁

To improve the function of each of transistors in the cell array of a nonvolatile memory and in a high voltage circuit and the low voltage circuit of a peripheral circuit section, by reducing the number of manufacturing processes of a gate insulation film of the transistor in each region.例文帳に追加

不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減し、各領域のトランジスタの機能を向上させる。 - 特許庁

To provide a disk array controller which realizes high-speed writing of data without restricting capacity of logical disk to be controlled while fixing quantity of a memory to be used for an address conversion table.例文帳に追加

アドレス変換テーブルに使用するメモリの量を一定にしたまま、制御対象の論理ディスクの容量に制約を課さずにデータの高速書きこみを実現することができるディスクアレイ制御装置を提供する。 - 特許庁

This can increase the degree of integration of the semiconductor storage device, as compared with the case in which the driver circuit and the memory cell array are provided on the same plane of the substrate including the single-crystal semiconductor material.例文帳に追加

したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。 - 特許庁

When requested access is for data read to the memory array 100, the semiconductor storage device 10 sets the maximum count value in the carry-up part 111 of the address counter 110 to 256 bits.例文帳に追加

一方、半導体記憶装置１０は、要求されるアクセスが、メモリアレイ１００に対するデータの読み出しである場合には、アドレスカウンタ１１０のキャリーアップ部１１１における最大カウント値を２５６ビットに設定する。 - 特許庁

A disk array system 100 has a microprogram 211 for, by the residence instructions from the residence management program 422, making the data set on the logical volume of the corresponding logical volume name resident in the cache memory 230.例文帳に追加

また、ディスクアレイ装置１００は、常駐管理プログラム４２２からの常駐指示を受けて、該当する論理ボリューム名の論理ボリューム上のデータセットをキャッシュメモリ２３０に常駐するマイクロプログラム２１１を有する。 - 特許庁

In response to the reading command and reading address from the outside, the control circuit 120 executes the normal reading operation of data from the nonvolatile memory array 121 and outputs the normal reading data to the outside.例文帳に追加

外部からの読み出しコマンドと読み出しアドレスとに応答して、制御回路１２０は不揮発性メモリアレイ１２１からデータの通常の読み出し動作を実行して、通常読み出しデータを外部へ出力する。 - 特許庁

The CPU reads a second plane by the second byte of the data during the writing in the memory array by the first byte of the data stored in the first plane, and writes by the second byte of the data stored in the second plane.例文帳に追加

また、ＣＰＵは、１プレーンにストアされたデータの第１バイトでメモリアレイに書き込みを行う間に、データの第２バイトで第２プレーンを読み込み、第２プレーンにストアされたデータの第２バイトで書き込みを行う。 - 特許庁

The integrated circuit comprises a core circuit, and an I/O circuit fitted with an array of single poly-nonvolatile memory cells each comprising a first transistor 201 connected in series with a second transistor 202.例文帳に追加

集積回路はコア回路と、単一ポリ不揮発性メモリーセルのアレイがはめ込まれた入出力回路とを含み、各単一ポリ不揮発性メモリーセルは第二トランジスター２０２と直列接続される第一トランジスター２０１を具える。 - 特許庁

In a test mode, the timing adjustment part 40 adjusts the timing so that the read data read from the memory cell array 15 by the read command can be compared with expectation data input from the external terminal 10.例文帳に追加

タイミング調整部４０は、テストモードにおいて、リードコマンドによってメモリセルアレイ１５から読み出したリードデータと外部端子１０から入力される期待値データとを比較可能とするようにタイミング調整を行う。 - 特許庁