「Memory Array」に関連した英語例文の一覧と使い方(52ページ目) - Weblio英語例文検索

A semiconductor memory is provided with at least one memory array comprising many word lines sharing a bit line sense amplifier section, and a test circuit 14 activating simultaneously at least two word lines out of many word lines sharing the bit line sense amplifier section.例文帳に追加

半導体メモリ装置は、ビットラインセンスアンプ部を共有する多数のワードラインを含む少なくとも１つのメモリアレーと、テストモードにおいて、前記ビットラインセンスアンプ部を共有する多数本のワードラインのうち少なくとも２本のワードラインを同時に活性化させるテスト回路１４を具備する。 - 特許庁

The controlling circuit selects a second memory cell in which a reading current flowing after the selection transistor is turned on becomes a maximum value as a second reference cell from a second cell array under a state that the same first logic causing the resistance value to increase is stored in all of a plurality of second memory cells.例文帳に追加

制御回路は、複数の第２のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを第２の参照セルとして第２のセルアレイから選定する。 - 特許庁

The operation of the memory array is thereby programmed by a method for injecting holes generated by the avalanche phenomenon into multi-dielectric layers of respective memory cells and performed by a method for injecting electrons existing in channels through F-N tunneling into the multi-dielectric layers of respective cells at the time of erasing.例文帳に追加

従って、メモリアレイの動作は、前記アバランシュ現象により生成されたホールを各メモリセルの多重誘電層に注入させる方式でプログラムし、イレース時にはＦ−Ｎトンネルリングによりチャンネルにある電子を前記各セルの多重誘電層に注入させる方式で行うことになる。 - 特許庁

An EEPROM is mounted, the array comprises a plurality of a NROM memory cell, each memory cell is connected to one word line and two word lines, each NROM cell is erasable individually and programmable individually without disturbing a cell being not yet selected.例文帳に追加

ＥＥＰＲＯＭアレイも記載され、該アレイは、複数のＮＲＯＭメモリセルを含み、各メモリセルは、１本のワード線および２本のワード線に接続され、各ＮＲＯＭセルは、選択されていないセルをあまり外乱することなく、個々に消去可能であると共に個々にプログラム可能である。 - 特許庁

The semiconductor memory device is provided with a plurality of data inputting circuits 100-115 for inputting data DQ0-DQ15 from the outside and a plurality of data writing circuits 200-215 for writing the data inputted by means of the circuits 100-115 in a memory cell array 300.例文帳に追加

外部からデータＤＱ０〜ＤＱ１５を入力するための複数のデータ入力回路１００〜１１５と、前記複数のデータ入力回路１００〜１１５により入力されたデータをメモリセルアレイ３００に書き込むための複数のデータ書込回路２００〜２１５を備える。 - 特許庁

The memory is also provided with a switch control circuit 10 turning off the boosting power source switch SWi corresponding to the other blocks excluding a voltage detecting circuit 9 detecting decline of a voltage level of the power source line 8 and a block in which the memory cell array 1 is selected by an output of this voltage detecting circuit 9.例文帳に追加

電源線８の電圧レベル低下を検知する電圧検出回路９と、この電圧検出回路９の出力によりメモリセルアレイ１の選択されているブロックを除き、他のブロックに対応する昇圧電源スイッチＳＷｉをオフにするスイッチ制御回路１０が設けられている。 - 特許庁

The memory cell array is provided with a core selecting means selecting the arbitrary number of cores to perform write-in/erasion of data, thereby the data are written in the selected memory cell in a core selected based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.例文帳に追加

データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁

In order to distinguish a defective block in a memory cell array, the defective block data is written into the defective block so that the threshold voltage of all or a specific part of memory cells in the defective block may be larger than the word line voltage VB applied to a selection word line when reading low-order page data.例文帳に追加

メモリセルアレイ中の不良ブロックを区別するため、不良ブロック中のメモリセルの全部又は特定の一部の閾値電圧が、下位ページデータを読み出す場合に選択ワード線に印加されるワード線電圧ＶＢより大きくなるよう、不良ブロックへの不良ブロックデータの書き込みを行なう。 - 特許庁

This device is provided with a bit line selecting means making bit lines corresponding to a memory element reading out stored contents from plural bit lines constituting a memory element array a selection state and a bit line grounding means grounding selectively a bit line being adjacent to a bit line selected by this bit line selecting means.例文帳に追加

メモリ素子アレイを構成する複数のビット線から記憶内容を読み出すべきメモリ素子に対応するビット線を選択状態するビット線選択手段と、このビット線選択手段が選択したビット線に隣接するビット線を選択的に接地するビット線接地手段とを備えた。 - 特許庁

Each of the memory cells 212 has a magnetic bit, whose direction is changed on the application of a magnetic field applied from the outside, and an electrical signal is generated on the application of a second electric field to the array, based on the direction of the bit.例文帳に追加

各メモリセル２１２は、外部からかけられる磁界をかけると向きが変更される磁気ビットを有し、アレイに第２の電界がかけられるとそのビットの向きに基づいて電気信号が生成される。 - 特許庁

The liquid crystal display device is provided with a pixel array part 1, address decoders 2 and 3, a display memory (VRAM) 4, and a VRAM controller 5 and transmits and receives signals to and from a CPU 6 and a peripheral circuit 7 through a system bus L1.例文帳に追加

液晶表示装置は、画素アレイ部１と、アドレスデコーダ２，３と、表示メモリ（VRAM）４と、VRAMコントローラ５とを備えており、システムバスＬ１を介してＣＰＵ６および周辺回路７と信号の送受を行う。 - 特許庁

The liquid crystal display device is provided with a pixel array section 1, address decoders 2 and 3, a display memory (VRAM) 4 and a VRAM controller 5 and transmits and receives signals to and from a CPU 6 and a peripheral circuit 7 through a system bus L1.例文帳に追加

液晶表示装置は、画素アレイ部１と、アドレスデコーダ２，３と、表示メモリ（VRAM）４と、VRAMコントローラ５とを備えており、システムバスＬ１を介してＣＰＵ６および周辺回路７と信号の送受を行う。 - 特許庁

The controller is operable during a write operation to receive a word of data bits and detect a defective array in the selected virtually aligned set of memory arrays (302, 312, and 322).例文帳に追加

前記コントローラは、データビットのワードを受け、且つ、メモリアレイ(302,312,322)における選択された仮想的に位置合わせされたセット内において欠陥のあるアレイを検出するように、書き込み動作中に動作可能である。 - 特許庁

To provide a unit and a system for disk array control which prevent data saved on a disk from being lost owing to a fault of a memory and a storage medium stored with the method and program thereof.例文帳に追加

メモリの故障によりディスクに保存されているデータが消失することを防止するディスクアレイ制御装置、ディスクアレイ制御システム、その方法及びプログラムを記憶した記憶媒体を提供する。 - 特許庁

A FPGA (Field Programmable Gate Array) 403 functions as an initiation mode setting circuit for setting an initiation mode when initiating a CPU 401 by loading data for initiation stored in a PROM 402 to a circuit setting memory 404.例文帳に追加

ＦＰＧＡ４０３は、ＰＲＯＭ４０２に記憶された起動用データを回路設定メモリ４０４にロードし、ＣＰＵ４０１を起動する際の起動モードを設定する起動モード設定回路として機能する。 - 特許庁

To provide an optical shutter and an optical shutter array which have a complete memory characteristic and transmit a large quantity of light, are applicable to both of a transmission type and a reflection type, and control the release and the interruption of light.例文帳に追加

完全なメモリー性を持ち、透過光量が大きく、透過型と反射型のいずれにも適用でき、光の開放及び遮断の制御が可能な光シャッター及び光シャッターアレイを提供する。 - 特許庁

This test circuit detects a bit in which a shift is caused in a write-in property in a memory cell array 1 as a defective bit using a method by which one axis write-in current of a difficult axis direction is applied.例文帳に追加

このテスト回路は、メモリセルアレイ１中の書き込み特性にシフトがあるビットを、困難軸方向の一軸書き込み電流を印加する手法を用いて不良ビットとして検出する。 - 特許庁

This device is provided with an address baffer 1, a first pre- decoder 2, a register circuit 3, a fuse data storing section 4, a first multiplexer 5, a second pre-decoder 6, an inverter 7, a second multiplexer 8, and a memory cell array 9.例文帳に追加

アドレスバッファ１と、第１のプリデコーダ２と、レジスタ回路３と、ヒューズデータ記憶部４と、第１のマルチプレクサ５と、第２のプリデコーダ６と、インバータ７と、第２のマルチプレクサ８と、メモリセルアレイ９と、を備えている。 - 特許庁

A data storage device including the resistive cross point array (10) of a memory cell (12), a plurality of wordlines (14), a plurality of bit lines (16) and the sense amplifier (24) using a cross couple latching sense circuit is disclosed.例文帳に追加

メモリセル（１２）の抵抗性クロスホ゜イントアレイ（１０）と、複数のワート゛線（１４）と、複数のヒ゛ット線（１６）と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器（２４）とを含むテ゛ータ記憶装置が開示される。 - 特許庁

To provide a method of designing a nonvolatile memory cell that is enhanced in data retention performance and improved in operation speed, and can be operated (programming/deletion/retrieval) a number of times and an array.例文帳に追加

向上されたデータ保持性能及び向上された動作速度をもって、多数回にわたり動作（プログラム／消去／読み出し）させることのできる不揮発性メモリセル設計及びアレイを提供する。 - 特許庁

A disk array controller 20 converts write data into an optical signal by a light emitting device 110 after storing the write data in a cache memory and transmits the optical signal to an optical bus 30.例文帳に追加

ホスト１０からの書き込み要求に対して、ディスクアレイコントローラ２０は書き込みデータをキャッシュメモリに格納した後、発光装置１１０により光信号に変換し、光バス３０へ送出する。 - 特許庁

In this circuit, when a switch 1c and a resistance element 1d are disposed and a memory cell array and control circuit are in a standby state, the internal voltage VccD is measured and can be output from an output terminal.例文帳に追加

この回路において、スイッチ１ｃ、抵抗素子１ｄを設け、メモリセルアレイおよびコントロール回路がスタンバイ状態である際に、内部電圧VccDを測定し、出力端子から出力できるようにした。 - 特許庁

This apparatus is provided with a pair of memory sub-array, and a control signal generating circuit outputting first and second refresh start signals in order within an operation time of an external refresh command responding to an internal refresh command.例文帳に追加

１対のメモリサブアレイと、内部リフレッシュコマンドに応答して、外部リフレッシュコマンドの動作時間内に第１と第２のリフレッシュ起動信号を順番に出力する制御信号生成回路とを具備する。 - 特許庁

The semiconductor integrated circuit device is provided with a boosting circuit 1, a level detection circuit 2, an internal voltage generation circuit 3, an address buffer (ADB) 4, an address decoder (RDC) 5, and a memory cell array (MCA) 6.例文帳に追加

半導体集積回路装置は、昇圧回路１と、レベル検知回路２と、内部電圧発生回路３と、アドレスバッファ（ＡＤＢ）４と、アドレスデコーダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを備える。 - 特許庁

To provide a semiconductor device with a relief circuit capable of performing a high-speed operation and having high relief efficiency, when a shift saving system is applied to a memory cell array divided into a plurality of unit blocks.例文帳に追加

複数の単位ブロックに分割されたメモリセルアレイにシフト救済方式を適用する場合、高速動作が可能で救済効率が高い救済回路を備えた半導体装置を提供する。 - 特許庁

The image data are read out from the memory element after passage of (value of the multiple of the integer)×(one line time) from the initial data writing time so as to be outputted to the odd-numbered (or even-numbered) light emitting element array chip.例文帳に追加

前記メモリ素子から、最初のデータが書き込まれた時刻より（整数倍の値）×（１ライン時間）の時間後に画像データを読み出し、奇数番目（または偶数番目）の発光素子アレイチップヘ出力する。 - 特許庁

To provide a means which forms an image stored in a computer memory where optically scanned data are displayed as an array having at least two dimensions and which virtually scans the stored image.例文帳に追加

光学的に走査されたデータが、少なくとも２つの次元を持つ配列として表されるコンピュータメモリに記憶されるイメージを形成し、記憶されたイメージが、仮想走査にかけられる手段を提供すること。 - 特許庁

To provide a selectable function which makes the address portion of data words separable and enables the address portion to be used for a different purpose without disturbing the contents stored in a memory array.例文帳に追加

データ・ワードのアドレス部分を分離可能にし、メモリ・アレイ内の記憶内容を乱すことなく、そのアドレス部分が異なる目的のために使用されることを可能にする選択可能な機能を提供すること。 - 特許庁

One of addresses (selected by order of priority logic on the basis of hit-miss information from the upper level cache) is gated to a work line driver of a memory array of the cache at the lower level by a multiplexer.例文帳に追加

アドレスの１つ（上位レベルのキャッシュからのヒット／ミス情報に基づいて優先順位論理によって選択）は、マルチプレクサによって、下位レベルのキャッシュのメモリ・アレイのワード線ドライバにゲートされる。 - 特許庁

A column selection circuit is arranged in each of the memory cell array blocks, row addresses are finally decoded resting on the predecode signals, and a sense amplifier (not shown) is connected to an I/O wire.例文帳に追加

各メモリセルアレイブロックにはカラム選択回路が配置されており、出力されたプリデコード信号に基づいて列アドレスの最終的なデコードを行い、図示しないセンスアンプとＩ／Ｏ線を接続する。 - 特許庁

A first contact plug (C101) is formed such that at least a part of an end face of the first contact plug is arranged inside a circumference of a memory cell array (MARY) when viewed from above the semiconductor substrate (100).例文帳に追加

第１のコンタクトプラグ(C101)は、半導体基板(100)の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイ(MARY)の周縁よりも内側に配置されるように形成されている。 - 特許庁

A normal memory array 10 for performing non-volatile data storage is divided into sectors of (m) pieces (m: natural number) corresponding to an object unit in data write or data erasure of one time respectively.例文帳に追加

不揮発的なデータ記憶を実行するためノーマルメモリアレイ１０は、それぞれが１回のデータ書込もしくはデータ消去における対象単位に相当するｍ個（ｍ：自然数）のセクタに分割される。 - 特許庁

A memory cell array (602) of the storage device (130) includes decrement prohibiting regions (R1, R2) for allowing a value larger than an already-stored value to be written and prohibiting writing of a value smaller than the already-stored value.例文帳に追加

記憶装置(130)のメモリーセルアレイ(602)は、既格納値よりも大きな値の書き込みを許容するとともに、既格納値よりも小さな値の書き込みを禁止するデクリメント禁止領域(R1,R2)を有する。 - 特許庁

For example, when a power on reset circuit 32 detects supply of a power source, a sense amplifier circuit 21 automatically reads the primary set data from in a primary set data area 12 on a memory cell array 11.例文帳に追加

たとえば、パワーオンリセット回路３２が電源の投入を検知すると、センスアンプ回路２１がメモリセルアレイ１１上の初期設定データ領域１２内より初期設定データを自動的に読み出す。 - 特許庁

A memory cell array 1 has a hierarchical structure where bit lines BL are split from a main data line MDL and an inverting sense circuit 10 is inserted between the main data line MDL and the bit lines BL.例文帳に追加

メモリセルアレイ１は、メインデータ線ＭＤＬからビット線ＢＬが分岐された階層構造となっており、メインデータ線ＭＤＬとビット線ＢＬとの間に、反転センス回路１０が挿入される。 - 特許庁

At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB.例文帳に追加

マルチビットテスト時、Ｉ／Ｏコンバイナ５０は、メモリセルアレイＭＡから並列にデータバス対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータを縮退してデータバス対ＲＴＤＢへ出力する。 - 特許庁

When a storage element of the memory cell array 7 is deteriorated and a threshold value of gate voltage is reduced, data cannot be read out correctly by the determine- verify voltage, the comparison result in the decision circuit 6 is noncoincidence.例文帳に追加

メモリセルアレイ７の記憶素子が劣化し、ゲート電圧の閾値が低下している場合にはディターミンベリファイ電圧では正しくデータを読み出すことができず、判定回路６における比較結果は不一致となる。 - 特許庁

A first data output buffer 35 is synchronized with the rise edge of the first clock CLK1, it buffers data which is output from the memory cell array 31, and it outputs the data to the outside through the first port DQ.例文帳に追加

第１デ−タ出力バッファ35が、前記第１クロックの立上りエッジに同期して、前記メモリセルアレイ31から出力されるデ−タをバッファリングし、前記第１ポ−トDQを通じて外部へ出力する。 - 特許庁

The ferroelectric memory element is directly connected to ferroelectric capacitors arranged on at least two rows in which one expanded plate lines adjoin each other in a cell array region.例文帳に追加

この強誘電体メモリ素子は一つの拡張されたプレートラインがセルアレイ領域内で隣り合う少なくとも二つの行上に配列された強誘電体キャパシタと直接的に接続される。 - 特許庁

A system control section 62 identifiers the position of the pointed-out defective pixel in response thereto and stores it in the coordinate memory 24 as positional information denoting coordinates in an image pickup cell array 26 of the solid-state image pickup device 22.例文帳に追加

これに応動してシステム制御部62は、その指示された欠陥画素の位置を識別し、固体撮像デバイス22の撮像セルアレイ26における座標を示す位置情報として座標メモリ24に記憶させる。 - 特許庁

Meanwhile, in a read operation, read data Do from the register unit are output via the common data output bus (RRL=2), and successively read data Do are output from the memory cell array (MRL=5).例文帳に追加

一方、読み出し動作時は、共通のデータ出力バスを介してレジスタ部からの読み出しデータＤｏを出力し（ＲＲＬ＝２）、続いてメモリセルアレイからの読み出しデータＤｏを出力する（ＭＲＬ＝５）。 - 特許庁

The DRAM core 104 is provided with decoding circuits 125, 126 which are provided corresponding respectively to the operation modes, decode corresponding control signals, and generate an internal control signal for a memory cell array 121.例文帳に追加

ＤＲＡＭコア１０４は、動作モードにそれぞれ対応して設けられ、対応する制御信号をデコードして、メモリセルアレイ１２１に対する内部制御信号を生成するためのデコーダ回路１２５、１２６を備える。 - 特許庁

In a write operation, write data Di in the register part are input via a common data input bus (RWL=1), and successively write data Di in the memory cell array are input (MWL=4).例文帳に追加

書き込み動作時は、共通のデータ入力バスを介してレジスタ部に対する書き込みデータＤｉを入力し（ＲＷＬ＝１）、続いてメモリセルアレイに対する書き込みデータＤｉを入力する（ＭＷＬ＝４）。 - 特許庁

The column control circuit 2 and the row control circuit 3 makes parasitic capacitance of the memory cell MC which is included in a unit cell array MAT00 and in which re-writing is not performed accumulate the prescribed electric charges at a time t 11.例文帳に追加

カラム制御回路２及びロウ制御回路３は、単位セルアレイＭＡＴ００に含まれ且つ書き換えを行わないメモリセルＭＣの寄生容量に、時刻ｔ１１で所定の電荷を蓄積させる。 - 特許庁

A first conductive film for forming a plurality of word lines is formed in the memory cell array forming region of a non-volatile semiconductor storage device, and a second conductive film is formed in a semiconductor device forming region.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイ形成領域に複数のワード線を形成するための第１の導電膜と半導体装置形成領域に第２の導電膜を形成する。 - 特許庁