「Memory Array」に関連した英語例文の一覧と使い方(49ページ目) - Weblio英語例文検索

In a NAND type flash memory in which a memory cell array 1 is provided in a p-well 13, a positive voltage is applied to a source line SL consisting of n+ type diffusing layers or a negative voltage is applied to the p-well 13 at the time of erasing verifying operation by which threshold voltage of a memory cell in an erasing state is judged.例文帳に追加

ｐウェル１３中にメモリセルアレイ１が設けられたＮＡＮＤ型フラッシュメモリにおいて、消去状態のメモリセルのしきい値電圧を判定する消去ベリファイ動作時に、ｎ^+ 型拡散層からなるソース線ＳＬに正の電圧を印加するか、または、ｐウェル１３に負の電圧を印加する。 - 特許庁

A memory cell array is disclosed in which a voltage level of a common plate line of the memory cell connected to a word line WLO is made to change from a voltage VPL to a voltage (VPL-ΔVPL) lower than the VPL in a period T6, while a voltage level of the word line WLO lies in a voltage VPA which is the selection state of the memory cell.例文帳に追加

本発明のメモリセルアレイでは、期間Ｔ６において、ワード線ＷＬ０の電圧レベルがメモリセルの選択状態である電圧ＶＰＡにある間に、このワード線に接続されたメモリセルの共通プレート線の電圧レベルを電圧ＶＰＬからそれよりも低い電圧（ＶＰＬ−ΔＶＰＬ）に変化させる。 - 特許庁

This flash memory device includes a cell array including a plurality of memory cells belonging to either of a first region and a second region, and a read-out voltage adjusting part which decides read-out voltage for reading first data stored in the memory cell belonging to the first region while referring to the second data read from the memory cell belonging to the second region.例文帳に追加

本発明によるフラッシュメモリ装置は、第１領域及び第２領域のうち、何れか一つに属する複数のメモリセルを含むセルアレイと、前記第２領域に属するメモリセルから読み出された第２データを参照して前記第１領域に属するメモリセルに格納された第１データを読み出すための読み出し電圧を決める読み出し電圧調整部と、を含む。 - 特許庁

The semiconductor storage device includes: a memory cell array 11 composed of memory cells 21 arranged in a matrix; an X decoder 12 providing a prescribed voltage to gate terminals of the memory cells 21; a Y decoder 13 providing a prescribed voltage to source and drain terminals of the memory cells 21; and a BIST module performing the test by providing a signal to the X decoder 12 and the Y decoder 13.例文帳に追加

半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。 - 特許庁

This semiconductor memory comprises plural input/output terminals, a memory cell array consisting of blocks corresponding to each of plural input/output terminals, plural sense amplifiers provided adjacent to each of the blocks for sensing data of the memory cell array, plural switches corresponding to plural sense amplifiers, and signal wirings connecting the plural sense amplifiers to one terminal corresponding to the plural input/output terminals through the plural switches.例文帳に追加

半導体記憶装置は、複数の入出力端子と、該複数の入出力端子の各々に対応するブロックからなるメモリセル配列と、該ブロックの各々に対して複数個隣接して設けられ、該メモリセル配列のデータをセンスするセンスアンプと、該複数のセンスアンプに対応する複数のスイッチと、該複数のセンスアンプを該複数のスイッチを介して該複数の入出力端子の対応する１つに接続する信号配線を含むことを特徴とする。 - 特許庁

A memory array is divided into two or more blocks in the columnar direction, and the bit lines are individually arranged to each block, then a bit line selecting circuit is prepared for selecting the bit line of the divided block.例文帳に追加

メモリセルアレイを列方向に２つ以上のブロックに分割し、各ブロックに対して個別にビット線を設け、分割したブロックのビット線を選択するビット線選択回路を備える。 - 特許庁

The changeover circuit 7 divides four IO lines of a memory cell array 5 into two sets so as to perform a changeover operation, and it changes over the IO lines to a corresponding set according to the computed results of the OR circuits 23, 24.例文帳に追加

切替え回路７はメモリセルアレイ５の４つのＩＯ線を２つの組に分けて切替え動作を行い、オア回路２３，２４の演算結果に応じて対応する組に切替える。 - 特許庁

In the memory array region 11, bit lines BL0-BL5 which extend in the Y-direction, and word lines WL0-WL2 and source lines SL1-SL3 extend in the X-direction, orthogonal to the Y-direction.例文帳に追加

メモリアレイ領域１１において、ビット線ＢＬ0〜ＢＬ5はＹ方向に延びており、ワード線ＷＬ0〜ＷＬ2、ソース線ＳＬ1〜ＳＬ3はＹ方向と直交するＸ方向に延びている。 - 特許庁

Thus, arithmetic processing in which bit lines BL and transistors in a memory cell array 1 are used is not required, and hence a read-out time can be shortened and power consumption can be reduced.例文帳に追加

このように、ビット線ＢＬやメモリセルアレイ１内のトランジスタを使った演算処理を行う必要がないため、読出時間を高速化することができ、消費電力を低減できる。 - 特許庁

In short, at the time of read-out, the memory array operates at the low frequency being one-eighth of the data output frequency and at the time of write-in, it performs an operation such as to writing data for every clock.例文帳に追加

つまり読出時は、メモリアレイがデータ出力周波数の８分の１の低い周波数で動作し、書込時は毎クロックごとにデータを書込むという動作が行なわれる。 - 特許庁

Thus, even when the scale of a memory cell array increases, an increase in a layout area and timing skew which are caused by arrangement of the local switch drivers LSD and the main switch drivers MSD can be suppressed.例文帳に追加

メモリセルアレイの規模が大きくなっても、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤの配置によるレイアウト面積の増大及びタイミングスキューを抑制することができる。 - 特許庁

To provide a device and a method for evenly share process load of an I/O command by a whole storage array in a distributed storage system having a wide area memory allocation capability.例文帳に追加

記憶の広域配置能力を持つ分散記憶システムにおいて、Ｉ／Ｏコマンドの処理の負荷を記憶アレイ全体で均一に分担するような装置および方法を提供する。 - 特許庁

To provide a technology which compensates variation in a cell characteristic in an array and to provide a three-dimensional integrated circuit memory reducing complexity caused by level difference.例文帳に追加

アレイ内のセル特性におけるばらつきを補償する技術を提供するとともに、レベルの違いによって起こる複雑性を少なくする３次元集積回路メモリを提供する。 - 特許庁

Also, when a decode-address of a memory cell array is taken in by the first command, increasing the number of pins is prevented by diverting a conventional command control pin of a SDR/DDR-SDRAM to an address pin.例文帳に追加

また、メモリセルアレイのデコードアドレスを第１のコマンドで取り込むにあたり、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭのコマンドコントロールピンをアドレスピンに転用してピン数の増加を防いでいる。 - 特許庁

To provide an MTJ device capable of fabrication while leaving freedom for making fine adjustments on coercive force and leaving freedom for realizing MR of a corresponding degree, and a memory array comprising the MTJ device.例文帳に追加

保磁力を微調整する自由および相当程度のＭＲを実現する自由を残しながら製造しうるＭＴＪデバイスおよびそれを備えたメモリ・アレイを提供する。 - 特許庁

A data storage device (8) including the resistive cross point array (10) of memory cells (12), a plurality of word lines (14), a plurality of bit lines (16), and a sense amplifier (24) which utilizes an injection charge amplifier (30) is disclosed.例文帳に追加

メモリセル(12)の抵抗性クロスポイントアレイ(10)と、複数のワード線(14)と、複数のビット線(16)と、注入電荷増幅器(30)を利用するセンス増幅器(24)とを含むデータ記憶装置(8)が開示される。 - 特許庁

Batch write in is carried out for each block of a memory cell array which is to be erased (S11), and thereafter soft erase is carried out for each block with a predetermined voltage as a start voltage (S12).例文帳に追加

処理Ｓ11のように消去するメモリセルアレイの各ブロック毎に一括書き込みをし、その後、Ｓ12のように、所定電圧をスタート電圧とし各ブロック毎にソフト消去して行く。 - 特許庁

To realize the effective use of a band having a full duplex path at a low cost in the case of using the full duplex path for connection between a switch part and a cache memory part in a switch connection type disk array.例文帳に追加

スイッチ接続型ディスクアレイにおいて、スイッチ部とキャッシュメモリ部との接続に全二重パスを使用した場合に、全二重パスの持つ帯域の有効利用を低コストで実現すること。 - 特許庁

The method includes identifying a read disturb condition associated with the phase change memory array, and performing a conditional refresh operation in response to the identified read disturb condition.例文帳に追加

相変化メモリアレイに関連する読み出し障害の状態を検知する工程と、上記読み出し障害の状態が検知された場合にリフレッシュ動作を実行する工程とを有する。 - 特許庁

To provide a disk array device with a cache memory capable of realizing high performance and high reliability by making data resorable unless two abnormality occurrence addresses occur in the same block address.例文帳に追加

同一のブロックアドレスに異常発生アドレスが２個発生しない限りデータ修復を可能とし、高性能及び高信頼性を実現可能なキャッシュメモリ付きディスクアレイ装置を提供する。 - 特許庁

A character string to be encoded is inputted to an IDBR 100 and whether characters on the IDBR 100 match with each character already stored in a memory array 120 is compared.例文帳に追加

符号化するための文字列をＩＤＢＲ１００に入力し、該ＩＤＢＲ１００上の文字がメモリ配列１２０に既に格納されている個々の文字と一致するかを比較する。 - 特許庁

A redundancy word refresh counter 11 is prepared in addition to a normal word refresh counter 5 which generates the address of the word line for refreshing the normal area 2 in a memory cell array 1.例文帳に追加

メモリセルアレイ１内の通常領域２のリフレッシュを行うためのワード線のアドレスを生成する通常ワードリフレッシュカウンタ５に加えて、冗長ワードリフレッシュカウンタ１１を設ける。 - 特許庁

An electric marking device (25) is provided on at least one of the layers, and displays arbitrary and previously selected information on the properties or the like of the contents of the data stored in the memory array module (20).例文帳に追加

電気的マーキング装置(25)が層のうちの少なくとも1つに設けられ、メモリアレイモジュール(20)に格納されたデータの内容の性質等の任意の予め選択された情報を表示する。 - 特許庁

To integrate a nonvolatile memory cell array and two kinds of MIS(metal insulator semiconductor) transistor circuits, which are different in the thickness of the gate insulator film in a simple process to exhibit desired characteristics, respectively.例文帳に追加

不揮発性半導体メモリセルアレイと共にゲート絶縁膜厚の異なる二種のＭＩＳトランジスタ回路をそれぞれ所望の特性を発揮させるべく、簡単な工程で集積形成する。 - 特許庁

The gate insulation films 21a and 21b are formed into two kinds of different thicknesses in the three regions, that is, in the cell array of the nonvolatile memory and in the high voltage circuit and the low voltage circuit of the peripheral circuit section.例文帳に追加

不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の三領域でゲート絶縁膜２１ａ 、２１ｂ の厚さを２種類にした。 - 特許庁

The digital circuit 81 and 82, capable of being re-built use a FPGA(field programmable gate array), for example, and load a desired program into the memory of the FPGA, and conduct processings in accordance with the program.例文帳に追加

再構築可能なディジタル回路８１、８２はたとえば、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレー）を用い、ＦＰＧＡのメモリに希望するプログラムをロードして、そのプログラムに従って処理を行う。 - 特許庁

When the element is applied to a magnetic memory cell which uses the magnetization array of the electrodes as recording information, reading-out output may be taken larger than in the prior art using a ferromagnetic tunnel effect.例文帳に追加

電極の磁化配列を記録情報とする磁気メモリセルに応用した場合、強磁性トンネル効果を用いた従来例に比べ、読み出し出力を大きく取ることが可能となる。 - 特許庁

To simplify selection of an I/O line, and to prevent increment of area of a memory cell array, with respect to a semiconductor device which uses an open bit line system and can switch the number of I/O.例文帳に追加

オープンビット線方式を用いたＩ／Ｏ数が切り替え可能な半導体装置において、Ｉ／Ｏ線の選択が単純化するとともに、メモリセルアレイの面積増大を防止する。 - 特許庁

An anti-fuse memory cell array 7 is provided with a switch which is connected between VPP and a bit line and turned on or off in accordance with writing data DIN and the writing control signal WE.例文帳に追加

さらにアンチヒューズメモリセルアレイ７にはＶＰＰとビット線間に接続され、書き込みデータＤＩＮと書き込み制御信号ＷＥとに基づき、オン・オフされるスイッチを設ける。 - 特許庁

To allow saving of required memory area and fast execution of parallel loop processing, when loops are executed in parallel in a program for using and defining separately disposed array data.例文帳に追加

分割配置された配列データを使用・定義するプログラム中のループが並列実行される際に、必要なメモリ領域を節約すると共に並列ループ処理を高速に実行する。 - 特許庁

To provide a semiconductor device that can be improved in yield by eliminating a step of an interlayer insulating film formed between a memory cell array region and a peripheral circuit region.例文帳に追加

メモリセルアレイ領域と周辺回路領域との間に生じる層間絶縁膜の段差を解消し、歩留まりの向上を図ることができる半導体装置を提供すること。 - 特許庁

By the increase of the magnetic fields generated by the word line (110) and the bit line (120), smaller word current and bit current can be utilized and the size of the memory array (100) is reduced.例文帳に追加

ワードライン(110)およびビットライン(120)によって生成される磁界の増加によって、より少ないワード電流およびビット電流を用いることができ、メモリアレイ(100)の大きさが低減される。 - 特許庁

Since only the data of a pixel array for forming dots by the dot forming elements is required to be converted with high resolution, a large memory capacity is not required for converting the data with high resolution.例文帳に追加

高解像度に変換するデータは、ドット形成要素でドットを形成しようとする画素列のデータだけで良いので、高解像度に変換しても多くのメモリが必要になることはない。 - 特許庁

The memory array using the mechanical switch includes a plurality of word lines, a plurality of bit lines intersecting each other with the plurality of word lines, and a plurality of mechanical switches.例文帳に追加

本発明に係る機械的なスイッチを利用したメモリアレイは、複数のワードラインと、該複数のワードラインと互いに交差する複数のビットラインと、複数の機械的なスイッチと、を備える。 - 特許庁

To provide a silicon-on-insulator (SOI) method with a pattern for manufacturing a composite integrated circuit having both of a logic circuit part and a buried dynamic random access memory (DRAM) array part.例文帳に追加

論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイ部分の両方を有する複合集積回路を製作するパターン付きシリコンオンインシュレータ（ＳＯＩ）方法を提供する。 - 特許庁

Data pre-fetched 2 bits from a memory array and transmitted to an amplifier circuit 154 by a data bus is ordered in accordance with the least significant bit of a column address being a start address externally given.例文帳に追加

メモリアレイから２ビットプリフェッチされデータバスによって増幅回路１５４に伝達されたデータは外部から与えられるスタートアドレスであるコラムアドレスの最下位ビットに応じて順序づけされる。 - 特許庁

An address register 3 extracts address information from the input data signal 8 by an address active signal 10 and a clock signal 7, and converts it to parallel data and supplies it to a memory array 5.例文帳に追加

アドレスレジスタ３はアドレスアクティブ信号１０とクロック信号７とにより，入力データ信号８からアドレス情報を抽出し，パラレルデータに変換してメモリアレイ５に供給する。 - 特許庁

A phase correction means 19 reads out the corresponding correction value from the memory, based on the M-series signal output from photoreception cell array groups 43, 44 for an M-series, to correct phase shifts.例文帳に追加

位相補正手段１９は、Ｍ系列用受光セルアレイ群４３，４４から出力されるＭ系列信号に基づいて対応する補正値をメモリから読み出して位相ずれを補正する。 - 特許庁

In this case, the unit memory cell array constituting one bank is divided to be allotted to the same bank, by selecting cells positioned at a position being a diagonal element each other for the center of the interface circuit.例文帳に追加

このとき１個のバンクを構成する単位メモリセルアレイの分割は、インタフェース回路の中心に対して互いに対角要素の位置にあるものを選択して、同−バンクに割り付ける。 - 特許庁

At the time, definition of read/write is performed by a first command, a decode-address of a memory cell array also is taken in by the first command and shortening more the random access time tRAC is realized.例文帳に追加

この際、リード／ライトの定義を第１のコマンドで行い、且つメモリセルアレイのデコードアドレスも第１のコマンドで取り込んでランダムアクセスタイムｔＲＡＣの更なる高速化を実現する。 - 特許庁

To provide a semiconductor device capable of preventing lowering of an access speed caused by a redundancy determination while reducing a precharge circuit in a memory cell array having a hierarchy bit line configuration.例文帳に追加

階層化ビット線構成を有するメモリセルアレイにおいてプリチャージ回路を削減しつつ冗長判定に伴うアクセス速度の低下を防止し得る半導体装置を提供する。 - 特許庁

However, since the card is regarded as a hard disk, it is passively used only as a temporary storage memory, saves an access command from the host end, and waits for the disk array card to have the access command.例文帳に追加

しかし、ハードディスクとして見られるため、受動的に暫時保存メモリとしてのみ利用され、ホストエンドからのアクセス命令を保存し、ディスクアレイカードがこのアクセス命令を得るのを待つ。 - 特許庁

To provide a semiconductor integrated circuit for preventing breakdown by the antenna effects of a gate insulating film of a transistor, provided inside a circuit for selecting a row of a memory cell array.例文帳に追加

メモリセルアレイ内の行を選択するための回路内のトランジスタのゲート絶縁膜がアンテナ効果によって破壊されることを防止することが可能な半導体集積回路を提供する。 - 特許庁

A discrimination voltage supplying circuit 2 generates read- voltage under control of a control circuit 1, and supplies it to a memory cell array 7 through a word line Wi decided by address data Address.例文帳に追加

判定電圧供給回路２は、制御回路１の制御のもとでリード電圧を生成し、アドレスデータＡｄｄｒｅｓｓで決まるワード線Ｗｉを通じメモリセルアレイ７に供給する。 - 特許庁

When three word lines are simultaneously activated from one cell array block, a redundancy cell to replace a defective memory cell connected to one of the three word lines is selected.例文帳に追加

一つのセルアレイブロックから三つのワードラインを共に活性化させる場合、前記三つのワードラインのいずれか一つに結合された不良メモリセルを代替するリダンダンシーセルを選択する。 - 特許庁