「Memory Array」に関連した英語例文の一覧と使い方(56ページ目) - Weblio英語例文検索

The memory cell array is arranged correspondingly to sections of the local bit lines LBL, the local bit lines LBL and the global bit lines GBL are arranged with equal pitch, and the global sense amplifier 11 and the local sense amplifier 12 are arranged with twice pitch of the above pitch.例文帳に追加

メモリセルアレイ１０はローカルビット線ＬＢＬの区分に対応して配置され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが等ピッチで配置され、その２倍のピッチでグローバルセンスアンプ１１及びローカルセンスアンプ１２が配置されている。 - 特許庁

To provide a nonvolatile semiconductor memory device including 3-dimensional cell arrays to reduce a chip size by allowing one unit block cell array laminated in a vertical direction to share one sense amplifier unit.例文帳に追加

非揮発性半導体メモリ装置に関し、半導体メモリ装置のセルアレイを3次元で具現し、垂直方向に積層された1つの単位ブロックセルアレイが1つのセンスアンプ部を共有するようにしてチップサイズを低減させることができるようにする。 - 特許庁

Accordingly, the memory cell array can operate at the first data transfer rate while allowing the output circuit to output data to an external terminal at the second data transfer rate that is lower than the first data transfer rate, in a test mode of operation.例文帳に追加

これにより、テストモードで、前記メモリセルアレイは前記第１データ転送速度で動作する一方、前記出力回路は前記第１データ転送速度より低い前記第２データ転送速度でデータを前記外部ターミナルに出力しうる。 - 特許庁

When the second rewritable signal FHVEI is active, the second voltage supply control part 20I supplies the high voltage generated by the internal power circuit (boosting circuit) 11 to a memory array 40I in a code area 10I.例文帳に追加

第２の電圧供給制御部２０Ｉは、第２の書換可能信号ＦＨＶＥＩが活性化状態の場合に、内部電源回路（昇圧回路）１１で生成された高電圧をコード領域１０Ｉのメモリアレイ４０Ｉに供給する。 - 特許庁

The memory cell array 4 stores and holds data in a plurality of magnetoresistive elements connected to a word line WLy (y=0, 1, ..., 2n, 2n+1, ...), and a bit line BLix, and a source line SLix (i=0, 1, ..., m, ..., M; x=0, 1).例文帳に追加

メモリセルアレイ４は、それぞれワード線ＷＬｙ（ｙ＝０，１，…２ｎ，２ｎ＋１，…）、ビット線ＢＬｉｘ及びソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続された複数の磁気抵抗素子に対してデータを記憶保持する。 - 特許庁

An array output calculator 13 selects a signal reference point of a π/4 shift QPSK at which the complex-multiplying sum Y(t) and the Euclidean distance are minimized and stored the reference point into a memory 11 as the reference signal.例文帳に追加

アレイ出力算出器１３は、複素乗算和Ｙ（ｔ）とユークリッド距離が最短となるπ／４シフトＱＰＳＫの信号基準点を選出し、その信号基準点をみなされた参照信号としてメモリ１１に格納する。 - 特許庁

The memory cell array is constituted of a plurality of cell blocks, while a plurality of banks are defined by combination of cell blocks, and page length determined by the number of bands activated simultaneously is set by only connection change of wirings.例文帳に追加

メモリセルアレイは、複数のセルブロックにより構成されると共にセルブロックの組み合わせにより複数のバンクが定義され、且つ同時活性化されるバンク数により決まるページ長が配線の接続変更のみにより設定される。 - 特許庁

The memory unit stores a data set defining for non-uniform mapping between the primary input coordinateses which can be mapped on the first pixel series, and two or more primary output coordinateses which can be mapped on the second pixel array.例文帳に追加

メモリユニットは上記第一のピクセル列上にマッピング可能な複数の一次入力座標と上記第二のピクセル列上にマッピング可能な複数の一次出力座標との間の非均一なマッピングを定義するデータセットを格納する。 - 特許庁

The DSP circuit 21 determines a diameter of a light quantity distribution 24 diffused and reflected by a target object and formed on the pixel array 20, and compares the diameter with a comparison value stored in the memory 22 to determine a distance to the target object.例文帳に追加

ＤＳＰ回路２１は、対象物体で拡散反射されてピクセルアレイ２０上に形成された光量分布２４の直径を求め、メモリ２２に格納されている対照値との比較により、対象物体までの距離を求める。 - 特許庁

As a mask for forming the lamination gate of a memory cell array is used to perform an SAS etching process, another mask for the SAS etching process is unwanted and a process margin in a bit line contact region can be ensured.例文帳に追加

メモリセルアレーの積層ゲートを形成するためのマスクを用いてＳＡＳエッチング工程を行うので、別途のＳＡＳエッチング工程用のマスクを必要とせず、ビットラインコンタクト領域における工程マージンを確保することができる。 - 特許庁

To provide a DRAM which performs burst refresh so as to attain low current fresh not limited by a peak current by minimizing operations of a peripheral circuit of a memory array to the utmost, and also to provide its refresh method .例文帳に追加

本発明の目的は、メモリーアレーの周辺回路の動作を極力少なくして、バーストリフレッシュをおこない、ピーク電流値に制限されない低電流リフレッシュを可能とするＤＲＡＭおよびそのリフレッシュ方法を提供することにある。 - 特許庁

The read protection is released only when detecting that a specified operation procedure is performed by a rewrite operation detection part 108 for detecting the operation procedure to a memory cell array 121 based on a control signal 811.例文帳に追加

制御信号８１１に基づいてメモリセルアレイ１２１に対する動作手順を検知する書き換え動作検知部１０８において、規定された通りの動作手順が行われたことを検知した場合にのみ読み出しを禁止を解除する。 - 特許庁

The disk array device includes: a first disk; a second disk having a writing speed lower than that of the first disk; a control unit for controlling writing into each disk; and a cache memory for tentatively storing externally received data.例文帳に追加

ディスクアレイ装置は、第１のディスクと、第１のディスクよりも書込み速度が低速な第２のディスクと、各ディスクの書き込みを制御する制御部と、外部から受信したデータが一時的に書き込まれるキャッシュメモリと、を備える構成である。 - 特許庁

In a wire harness with the plurality of the signal lines, the core wire made of a shape memory alloy is disposed at both sides of aligned signal wiring array in a plane or the position of the central axis of the signal line bundled in a round state.例文帳に追加

また、複数本の信号線を有したワイヤハーネスにおいて、形状記憶合金からなる芯線を、平面上に並んだ信号線配列の両側、又は丸状に束ねた信号線の中心軸の位置に配置した。 - 特許庁

A ratio of a parity bit for user data written in a memory cell array 201 is reduced by making the number of bits of data input to the ECC circuit 205 exceed the number of bits of data input from the outside for writing.例文帳に追加

ＥＣＣ回路２０５に入力されるデータのビット数を、書き込みのため外部から入力されるデータのビット数よりも多くすることにより、メモリセルアレイ２０１に書き込まれるユーザデータに対するパリティビットの比率を低減させる。 - 特許庁

As for a plurality of blocks constituting a region to be analyzed, out of data corresponding to every other block in the array, data other than data having been stored in the buffer memory 2 and used in the next operations are read.例文帳に追加

解析対象となる領域を構成する複数のブロックについてその配列の１つおきのブロックに対応するデータのうち、バッファメモリ２に既に記憶されており次の回の演算において用いるデータ以外のデータを読み込む。 - 特許庁

The nonvolatile semiconductor storage device comprises a first MOS transistor included in a memory cell array part and a second MOS transistor included in a constant-voltage logic circuit unit situated next to the first MOS transistor on an SOI substrate 1.例文帳に追加

不揮発性半導体記憶装置は、ＳＯＩ基板１上に、メモリセルアレイ部に属する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタに隣接し、定電圧ロジック回路部に属する第２のＭＯＳトランジスタとを備える。 - 特許庁

A memory cell array is divided into a plurality of blocks, data input/output path is selectively controlled through a predetermined data rate option and inputted addresses to perform data input/output at a x8 or x16 speed in one chip.例文帳に追加

複数のブロックにメモリセルアレイを分割し、指定された倍速オプション及び入力されるアドレスを通じてデータの入出力経路を選択的に制御して一つのチップで×８または×１６のデータ入出力を実行可能にする。 - 特許庁

Then, a map Bi like squares having coordinate values in this array memory as boundaries is generated, and codes indicating the classifications of rectangles are written in this map, and relative positions of both graphics are obtained in accordance with these indexes and classifications of numeric values of lattices.例文帳に追加

そして、この配列メモリの座標値を境界とする升目状のマップＢｉを生成し、かつこのマップに矩形の種類を示す符号を書き込み、このインデックと格子の数値の種類から両図形の相対位置を求める。 - 特許庁

With this setup, the plate electrode 28 is exposed in the peripheral region 56, the interlayer dielectric 29 results in appearing in the peripheral part 55 of a memory cell array region 54, and the interlayer dielectric 29 functions substantially as an etching mask.例文帳に追加

これにより周辺回路領域５６にはプレート電極２８が露出され、メモリセルアレイ領域５４の周辺部５５には層間絶縁膜２９が現れており、この層間絶縁膜２９が実質的にエッチングマスクとして機能する。 - 特許庁

By this arrangement, potential rise of the drain power source line 12 is delayed and the time supplying the drain voltage MCD from the charging circuit 50 becomes longer, and the memory cell array 10_i can be surely charged up to the drain voltage MCD.例文帳に追加

これにより、ドレイン電源線１２の電位上昇が遅延して充電回路５０からドレイン電圧ＭＣＤを供給する時間が長くなり、メモリセルアレイ１０_ｉを確実にドレイン電圧ＭＣＤまで充電することができる。 - 特許庁

PMOS switch transistors SPa and SPb and NMOS switch transistors SNa and SNb constituting the selective transfer gates 15a and 15b are arranged on the opposite sides with a memory cell array 11 in-between.例文帳に追加

そして、それぞれの選択トランスファーゲート１５ａ，１５ｂを構成する、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよびＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂが、それぞれ、メモリセルアレイ１１を挟んで反対側に配置されてなる構成となっている。 - 特許庁

In addition, since it is also possible to make equal wiring distances from the input/output control circuit 20 to an address decoder 18 and an output multiplexer 19, it is possible to minimize the read time from the memory cell array 17.例文帳に追加

しかも、入出力制御回路２０から、アドレスデコーダ１８、及び出力マルチプレクサ１９までの配線距離についても、同距離にすることができるため、メモリセルアレイ１７からの読み出し時間を最短にすることができる。 - 特許庁

A concealment and reading comparison circuit is connected between the detection circuit and the writing driver, and connects an error flag to the control logic circuit in response to comparison between a data bit in an input latch and a data out read from the memory array.例文帳に追加

隠し読出し比較回路は、検知回路と書込みドライバとの間に結合され、入力ラッチ内のデータビットとメモリアレイから読み出されたデータアウトとの間の比較に応答してエラーフラグを制御ロジック回路に結合する。 - 特許庁

According to this method, electron beam data conversion can be performed in one process, which reduces the required time and system resources to about a half, and the method is particularly effective in verifying cell array region or the like of a semiconductor memory element.例文帳に追加

この方法によれば、電子ビームデータの変換過程が一回で済み、所要時間及び必要とされるシステムの資源を半分程度に低減でき、特に半導体メモリ素子のセルアレイ領域などを検証するのに有効である。 - 特許庁

A read/write circuit 117 is controlled by delayed internal control signals MAE1, WBE1, thereby, read or write for a memory cell array is performed in timing in accordance with a value set to the AL setting register 132.例文帳に追加

読み出し／書込み回路１１７は、遅延された内部制御信号ＭＡＥ１，ＷＢＥ１によって制御され、これによりＡＬ設定レジスタ１３２に設定された値に応じたタイミングでメモリセルアレイに対する読み出し又は書込みを行う。 - 特許庁

To provide a magnetoresistance effect element having a large MR change rate, and to provide a magnetic head assembly, a magnetic recorder/reproducer, and a memory cell array using the same, and a manufacturing method of a magnetoresistance effect element.例文帳に追加

本発明の実施形態によれば、劣化しにくく、ＭＲ変化率の大きい磁気抵抗効果素子、それを用いた磁気ヘッドアセンブリ、磁気記録再生装置、メモリセルアレイ、及び磁気抵抗効果素子の製造方法を提供することができる。 - 特許庁

To provide a fault location specifying device of a memory cell array part in which potential conditions in a cell core can be adjusted without function operation when an analysis tool for specifying a fault location is applied and abnormal current caused by a fault can be generation-promoted.例文帳に追加

故障箇所特定用解析ツール適用時にファンクション動作を行わずにセルコア内電位条件を調整可能とし、故障起因の異常電流を発生促進できるメモリセルアレイ部故障箇所特定装置を提供する。 - 特許庁

The semiconductor integrated circuit includes a plurality of input/output terminals for transmitting input/output data and a plurality of memory cell array areas to which bits of different in number among the input/output data are assigned, and addresses different from one another are assigned.例文帳に追加

入出力データを伝達する複数の入出力端子と、入出力データのうち互いに異なる番号のビットが割り当てられ、互いに異なるアドレスが割り当てられた複数のメモリセルアレイ領域とを備えている。 - 特許庁

This technique is also applied to metablocks that include one block from each of several different units of a memory array by directing all the pages updated to a single unused block in one of the units.例文帳に追加

この技法は、上記ユニットのうちの１ユニット内の単一の未使用ブロックに更新されるすべてのページを向けることにより、メモリアレイのいくつかの異なるユニットの各々から得られる１ブロックを含むメタブロックにも適用される。 - 特許庁

Pairs of read data line (IOR0-IOR31), write data lines (IOW0- IOW31) and spare read data lines (SIR), spare write data lines (SIW) are arranged across a memory cell array while extending in the column direction.例文帳に追加

メモリセルアレイ上にわたってリードデータ線対（ＩＯＲ０−ＩＯＲ３１）およびライトデータ線対（ＩＯＷ０−ＩＯＷ３１）ならびにスペアリードデータ線対（ＳＩＲ）およびスペアライトデータ線対（ＳＩＷ）を列方向に延在して配設する。 - 特許庁

When complex data I and Q outputted from a reconfigurable circuit 12 are matched with a fixed multiplexing condition in FPGA (field programmable gate array), a multiplexing circuit 241 multiplexes and stores the corresponding data I and Q in a memory 20.例文帳に追加

ＦＰＧＡにおいて、リコンフィギュラブル回路１２から出力される複素データＩとＱとが、一定の多重化条件に合致する場合には、多重化回路２４１は、対応するデータＩとＱを多重化してメモリ２０に格納する。 - 特許庁

A semiconductor storage device includes a driver circuit having a part of a substrate including a single-crystal semiconductor material, a multilayer wire layer provided on the driver circuit, and a memory cell array layer provided on the multilayer wire layer.例文帳に追加

半導体記憶装置が、単結晶半導体材料を含む基板の一部を有する駆動回路と、当該駆動回路上に設けられる多層配線層と、当該多層配線層上に設けられるメモリセルアレイ層とを有する。 - 特許庁

In the memory chip 10, data are sequentially input to the plurality of data register areas 13a-13d, and the data are written to the corresponding cell array areas from the data register areas finishing the data input in the background.例文帳に追加

メモリチップ１０においては、複数のデータレジスタエリア１３ａ乃至データレジスタエリア１３ｄに順次データを入力していき、そのバックグランドで、データの入力が終了しているデータレジスタエリアから、対応するセルアレイエリアへデータを書き込む。 - 特許庁

A data arrangement section 211 divides a source data of N×kV×kH bytes into N kV bytes × kH bytes in two-dimensional array and arranges them in a memory 214, and then it sends them a V-coding section 212 and an H-coding section 213.例文帳に追加

データ配置部２１１は、Ｎ×ｋＶ×ｋＨバイトの原始データを、Ｎ個のｋＶバイト×ｋＨバイトの２次元配列に分割してメモリ２１４内に配置し、さらにそれらをＶ符号化部２１２およびＨ符号化部２１３に送る。 - 特許庁

The DAS system executes a RAID technology in which an external SSD array of a DAS controller in the DAS system is used by the DAS controller as a WB cache memory for performing a WB caching operation.例文帳に追加

ＤＡＳシステムのＤＡＳコントローラの外部のＳＳＤのアレイが、ＷＢキャッシング動作を実行するためのＷＢキャッシュ・メモリとしてＤＡＳコントローラによって使用される、ＲＡＩＤテクノロジを実施するＤＡＳシステムを提供する。 - 特許庁

The semiconductor integrated circuit device 10 includes a memory cell array 16 including a duplex area 161 and a non-duplex area 162, wherein the duplex area includes a duplex object area 161A and a duplex data area 161B.例文帳に追加

半導体集積回路装置（１０）は、二重化領域（１６１）と非二重化領域（１６２）とを含むメモリセルアレイ（１６）を含み、上記二重化領域は、二重化対象領域（１６１Ａ）と、二重化データ領域（１６１Ｂ）とを含む。 - 特許庁

To provide a reference circuit for a ferroelectric memory constituted to stabilize a reference level and to decrease the area of a layout by making it possible to share reference capacitors with cell array blocks adjacent to each other and to provide a method of driving the same.例文帳に追加

参照レベルを安定させ、且つ、参照キャパシタを隣り合うセルアレイブロックで共有できるようにしてレイアウトの面積を減らせるようにした強誘電体メモリの参照回路及びその駆動方法を提供する。 - 特許庁

A test mode (level 'H') is specified by a mode signal MOD, analog switches (SW) 18, 19 are turned off, a SW20 is turned on, semiconductor circuits of memory cell array 14 and the like are separated, and an input node 11 and an output node 17 are connected.例文帳に追加

モード信号ＭＯＤで試験モード（レベル“Ｈ”）を指定し、アナログスイッチ（ＳＷ）１８，１９をオフ、ＳＷ２０をオンにして、メモリセルアレイ１４等の半導体回路を切り離し、入力ノード１１と出力ノード１７の間を接続する。 - 特許庁

To realize a DRAM which is provided with a plurality of discrete operation circuits performing an access operation to a memory cell array in accordance with the detected transition of an input signal and which prevents a critical malfunction from occurring even though a glitch takes place in the input signal.例文帳に追加

入力信号の遷移の検出に応じてメモリセルアレイへのアクセス動作を行う複数の個別動作回路とを備え、入力信号にグリッチが発生しても致命的な誤動作が発生しないＤＲＡＭの実現。 - 特許庁

Further, a mapping means for executing memory mapping of a general purpose register 5 in a two-dimensional array through the use of image information corresponding to the columns of the image pickup elements is provided and the parallel processing means simultaneously calculates image information corresponding to the columns of the image pickup elements through the use of the general purpose register memory-mapped by the mapping means.例文帳に追加

さらに、汎用レジスタ５を撮像素子の列に対応する画像情報と各画像情報の精度とを用いて２次元配列状にメモリマッピングを行うマッピング手段とを備え、並列処理手段はマッピング手段によりメモリマッピングされた汎用レジスタを用いて撮像素子の列に対応する画像情報を同時に演算する。 - 特許庁

A sound pickup section 102 has a microphone array and a memory storing respectively sound information picked up by each microphone, reads sound information from the memory on the basis of a result of calculating sound pickup timing of each microphone depending on a control instruction received from each client, synthesizes the read sound information and transmits the result to each client.例文帳に追加

収音部102は、マイクロホンアレイ、および、各マイクロホンにより収音されたサウンド情報をそれぞれ記憶するメモリを有し、クライアントから受信される制御命令に基づき各マイクロホンにおける収音タイミングを計算した結果に基づきメモリからサウンド情報を読み出し、読み出されたサウンド情報を合成してクライアントへ送信する。 - 特許庁

Based on the acquired other system state information and own system state information which is decided by a battery and a nonvolatile memory of the first control module and indicates the data saving possibility of the cache memory of the first control module, the CPU of the first control module determines whether the disk array apparatus should be set in a write-back state or a write-through state.例文帳に追加

第１の制御モジュールのＣＰＵが、第１の制御モジュールのバッテリ及び不揮発性メモリによる、第１の制御モジュールのキャッシュメモリについてのデータ退避可否を示す自系状態情報と、取得した他系状態情報とに基づいて、ディスクアレイ装置をライトバック状態とするか又はライトスルー状態とするかを決定する。 - 特許庁

An AD memory part 130 is constituted by arranging a unit memory 131 in two-dimensional arrangement corresponding to each pixel arrangement of the pixel array part 110, sequentially accumulates the analog pixel signals read through a perpendicular signal line and performs various kinds of processings (for example, solid-state pattern noise removal and gain adjustment, etc., by CDS) including the AD conversion.例文帳に追加

ＡＤメモリ部１３０は、画素アレイ部１１０の各画素配列に対応する２次元配列で単位メモリ１３１を配置して構成され、垂直信号線を通して読み出されたアナログ画素信号を順次蓄積し、ＡＤ変換を含む各種の処理（例えばＣＤＳによる固体パターンノイズ除去やゲイン調整等）を行う。 - 特許庁

Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.例文帳に追加

ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁