「Memory Array」に関連した英語例文の一覧と使い方(59ページ目) - Weblio英語例文検索

A metal silicide film is formed only on the surface of the gate electrode out of the source, drain diffusion layer, and gate electrode of the first transistor of a memory cell array, and a metal silicide film is formed on the surfaces of the source, drain diffusion layer, and gate electrode of the second transistor of a logic circuit.例文帳に追加

また、メモリセルアレイ部の第１のトランジスタは、ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成され、ロジック回路部の第２のトランジスタは、ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成される。 - 特許庁

To provide a semiconductor storage device which can store and hold ≥2 bits in spite of fining, can operate stably with a small circuit area and can prevent circuit malfunctions due to the small current to be supplied to a memory cell array and a portable electronic device using the same.例文帳に追加

微細化しても２ビット以上の記憶保持ができ、かつ、小さい回路面積で安定した動作ができ、メモリセルアレイに供給する電流が小さいことに起因する回路誤動作を防止できる半導体記憶装置およびそれを用いた携帯電子機器を提供する。 - 特許庁

Combination of magnitude of a relieving region defined as a range in which replacement of defective elements are permitted by one redundant element in a memory cell array and the number of redundant elements used for replacing a defective element in one relieving region is set by only connection change of wirings.例文帳に追加

メモリセルアレイのなかで一つの冗長エレメントにより不良エレメント置換が許容される範囲として定義される救済領域の大きさと、その一つの救済領域内の不良エレメント置換に供される冗長エレメントの数との組み合わせが、配線の接続変更のみにより設定される。 - 特許庁

Moreover, when the substrate portions of MOSFETP1 to P3 and N1 to N3 are isolated for each circuit, the potential control of substrate voltage due to the change of temperature environment is performed independently for each circuit and the potential control for the substrate voltage to the memory array and input/output circuit is not performed.例文帳に追加

また、ＭＯＳＦＥＴＰ１〜Ｐ３ならびにＮ１〜Ｎ３の基板部が回路ごとに分離される場合、温度環境の変化にともなう基板電圧の電位制御を回路ごとに独立して行い、例えばメモリアレイや入出力回路に対する基板電圧の電位制御は行わない。 - 特許庁

Although the SRAM 110 is generally provided with a multi-memory cell composed to a matrix of the column and row having a plurality of corresponding word lines and bit lines, the SRAM array 110 shows only a single row having 1st, 2nd and 3rd columns 112, 114 and 116 in a figure for the purpose of simplifying the description.例文帳に追加

一般に、SRAM110は、対応する多数のワードライン及びビットラインを有するカラムとローのマトリックスに編成されたマルチメモリセルを有するが、図１では、説明を簡単にするために、SRAMのアレー110は、第１、第２及び第３のカラム112、114、116を有する単一のローのみを示している。 - 特許庁

A word driver part of the SRAM has a gate circuit forming a word line selecting signal of a memory array part by a pre-decode signal, a word line drive circuit selecting a word line by its output signal and timing signal, and a word line selection control line transmitting the timing signal to all word line drive circuits.例文帳に追加

ＳＲＡＭのワードドライバ部は、プリデコード信号によりメモリアレイ部のワード線選択信号を形成するゲート回路、その出力信号とタイミング信号によりワード線を選択するワード線駆動回路、及び全ワード線駆動回路にタイミング信号を伝えるワード線選択制御線を有する。 - 特許庁

When a test process decided that the mixed memory array cannot be or can be mended, a signal showing that it is incapable or capable of being mended respectively is output directly to an external testing device.例文帳に追加

試験プロセスが、メモリ混載アレーを修理することができないと判断した場合、メモリ混載アレーは修理不能であることを示す信号を、また欠陥を修理することができると判断した場合、メモリ混載アレーは修理可能であることを示す信号を外部試験装置へ直接与える。 - 特許庁

When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX.例文帳に追加

メモリセルアレイ内に配設されている一対のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬＺ，ＢＬＸ間に微少電位差が生成される。 - 特許庁

To provide a manufacturing method of a non-volatile memory device capable of effectively embodying an NOR flash cell array composed using a 2-beat sidewall floating gate element having self-convergence characteristics, where a threshold voltage converges to a fixed value in erasing.例文帳に追加

本発明はイレイズの時しきい電圧が決まった値打ちに収斂する特性を枝は自体に収斂する２ビートサイドワル・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる不揮発性メモリー素子の製造方法に関するのである。 - 特許庁

Even when a non-regular user scans the addresses of a memory cell array 12 in the case of trying to illegally read out data, it is difficult to reproduce correct data or a correct program from obtained data because the error data are mixed in the read data in each prescribed period.例文帳に追加

こうして、非正規ユーザが不正読み出しを試みるに際してメモリセルアレイ１２のアドレスをスキャンさせた場合に、上記読み出しデータ中に所定の周期で上記誤データを混在させることによって、得られたデータから正しいデータや正しいプログラムを再現することを困難にする。 - 特許庁

A pre-charge signal PR1 is set to high level for a memory cell array in a bank 1, and the bit line group (B1, *B1) is precharged to a potential Vcc/2.例文帳に追加

第１のスイッチ手段と第２のスイッチ手段とを独立に制御することによって、ある活性化された１本のワード線によって同時に選択されたメモリセルからのデータの読み出し動作と並行して、他の活性化されたワード線によって同時に選択されるメモリセルのデータをリフレッシュすることができる。 - 特許庁

The lithographic apparatus comprises an array of individually controllable elements that modulate a beam of radiation, a compressed-pattern memory that stores a compressed representation of a requested dose pattern to be formed on a substrate by the modulated beam, and a dictionary decompressor that at least partially decompresses the compressed representation.例文帳に追加

リソグラフィ装置は、放射ビーム変調用の個々に制御可能な素子アレイと、変調されたビームにより基板上に形成される要求照射パターンの圧縮表現を蓄積する圧縮パターン・メモリと、圧縮表現を少なくとも部分的に解凍する辞書解凍器とを含む。 - 特許庁

Thereby, a required time can be secured in a discharge cycle even if write is interrupted by a detecting signal of the power source voltage detecting circuit in an EEPROM, electric charges charged up in column lines or bit lines provided in a nonvolatile memory array can be discharged surely.例文帳に追加

これにより、ＥＥＰＲＯＭにおいて電源電圧検出回路の検出信号により書き込みが中断されてもディスチャージサイクルは必要な時間を確保することができ、不揮発性メモリアレイに設けたカラム線又はビット線にチャージアップした電荷を確実にディスチャージできる。 - 特許庁

The reference voltage REF is applied to gates of NMOS 42 of each detecting circuit, a cell current INS flowing in a NMOS 43 from a memory cell array 10 is compared with the reference current INR, and a detected signal Si being a compared result is outputted to an output node N4i.例文帳に追加

基準電圧ＲＥＦは各検出回路４０ＡのＮＭＯＳ４２のゲートに印加され、メモリセルアレイ１０からＮＭＯＳ４３に流れ込むセル電流ＩＮＳと基準電流ＩＮＲとが比較されて、出力ノードＮ４_ｉに比較結果の検出信号Ｓｉが出力される。 - 特許庁

A control circuit 6 controls the read operations so that one of data and threshold information having been completely read is output from the data latch DLX, and the other one being read is read from the memory cell array and stored into the data latches DL0-DL2.例文帳に追加

制御回路６は、データとしきい値電圧情報とのうち先に読み出し動作が終了した一方をデータラッチＤＬＸから出力するとともに、読み出し動作が終了していない他方をメモリセルアレイから読み出してデータラッチＤＬ０〜ＤＬ２に保持するよう読み出し動作を制御する。 - 特許庁

To provide a semiconductor device which configures a DLL circuit having a few jitter, also prevents an absolute reference potential in an initial-stage circuit of a clock input or a core of a memory cell array or the like, and materializes a stable operation in a high-speed clock signal, too.例文帳に追加

ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供する。 - 特許庁

To provide an optical composite film having a two- or three- dimensionally controlled refractive index and useful for an optical element such as a diffraction grating, a light guide, a microlens array, a three- dimensional optical integrated circuit, a three-dimensional high-capacity optical memory or a three-dimensional photonic crystal light modulation device and to provide a method for producing the composite film.例文帳に追加

回折格子、光導波路、マイクロレンズアレイ、３次元光集積回路、３次元大容量光メモリー、３次元フォトニッククリスタル光変調素子等の光学素子として有用な、２次元または３次元的に屈折率が制御された複合体膜と、その製造方法を提供する。 - 特許庁

A data output circuit 7 holds a plurality of data 1N to 4N read from a memory cell array by a data reading circuit 5, and the plurality of data 1N to 4N held according to the data output pulses DP1 to DP4 are sequentially selected and outputted as the output data 1D to 4D.例文帳に追加

データ出力回路７は、データ読み出し回路５がメモリセルアレイ４から読み出した複数のデータ１Ｎ〜４Ｎを保持し、データ出力パルスＤＰ１〜ＤＰ４に応じて保持した複数のデータ１Ｎ〜４Ｎを順次選択して出力データ１Ｄ〜４Ｄとして出力する。 - 特許庁

The voltage comparing and detecting part 16 compares the voltage Vd detected later at the voltage detector 13 with the initial voltage Vr stored in the memory M, and when a voltage change state to the initial voltage Vr exceeds a predetermined amount, it is determined that there is an abnormality in the LED array 14.例文帳に追加

電圧比較検出部１６では、以降に電圧検出器１３で検出される検出電圧ＶｄとメモリＭに記憶された初期電圧Ｖｒを比較し、初期電圧Ｖｒに対し所定量の電圧変化の状態をＬＥＤアレイ１４の異常と判断するようにした。 - 特許庁

A cache memory includes a selector circuit for invalidating (fixed to 0 or 1) the MSB in the Index bit of an address for cache access, invalidates the MSB in the Index bit for entering highly reliable mode, and uses only the fist half line of a Tag array to be referred to by the index bit.例文帳に追加

キャッシュアクセスのためのアドレスのＩｎｄｅｘビットのＭＳＢを無効（０固定もしくは１固定）にするためのセレクタ回路を備え、高信頼性モードへの切替のため、ＩｎｄｅｘビットのＭＳＢを無効にし、Ｉｎｄｅｘビットが参照するＴａｇアレイの前半ラインのみ使用する。 - 特許庁

In a memory cell region RM, a magnetoresistive element 18 in a semiconductor magnetic storage apparatus is formed in an array shape in a mode that the magnetoresistive element is arranged at a part where a digit line 3 extending in one direction intersects a bit line 32 extending in the direction substantially orthogonal to the digit line 3.例文帳に追加

メモリセル領域ＲＭでは、半導体磁気記憶装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。 - 特許庁

The sense amplifier circuit 30 senses the data DS stored in the memory cell array 10 by using reference levels REF1 and REF2, and outputs the read data DR1, DR2 corresponding to the reference levels REF1 and REF2 for the stored data DS.例文帳に追加

センスアンプ回路３０は、メモリセルアレイ１０に格納されている格納データＤＳを複数のリファレンスレベルＲＥＦ１，ＲＥＦ２を用いてセンスし、その格納データＤＳに関して複数のリファレンスレベルＲＥＦ１，ＲＥＦ２のそれぞれに対応する複数のリードデータＤＲ１，ＤＲ２を出力する。 - 特許庁

The tile type display device 8 includes a display controller 12 which receives image data from an image data source 14 and sets the format of the image data for display and a plurality of display tiles each having a display pixel array, a memory 36, and a communication interface.例文帳に追加

タイル式表示装置８は、画像データ源１４から画像データを受信し、表示のために該画像データをフォーマット設定する表示制御装置１２と、表示画素アレイ、タイル制御装置３２、クロック３３、メモリ３６および通信インタフェースを有する複数の表示タイルと、を含む。 - 特許庁

To prevent breakdowns of an insulating film between stacked gates and a gate insulating film of a transistor in an NAND cell, even if an etching residue of a polysilicon film for forming a floating gate is generated in the column direction along a projection side face of an STI region at an end in the row direction of a cell array of an NAND type flash memory.例文帳に追加

NAND型フラッシュメモリのセルアレイの行方向端におけるSTI 領域の突出側面に沿って列方向に浮遊ゲート形成用ポリシリコン膜のエッチング残りが発生しても、NANDセル内のトランジスタの積層ゲート間絶縁膜およびゲート絶縁膜の破壊を防止する。 - 特許庁

To provide a measurement circuit which is registant to noise and has a high precision and is suitable for measuring a voltage difference, in a semiconductor chip, and to provide a sense circuit capable of sensing with a high sensitivity regardless of an increase in size of an array in a semiconductor non-volatile memory or the like having, for example, a VGA configuration.例文帳に追加

半導体チップ内において、雑音に強く精度の良い電圧差の測定をするのに適した測定回路を提供し、例えばＶＧＡ構成の半導体不揮発性メモリ等において、アレーのサイズが大きくなっても、高感度のセンスが可能なセンス回路を提供する。 - 特許庁

The device (100) generates a reference signal which can be used for deciding a resistance state of each memory cell in an array independently of fluctuation of a resistance value caused by the other factors such as errors in manufacturing, temperature gradient, electromagnetic interference, and secular change.例文帳に追加

該デバイス(100)は、製造誤差やアレイ全体にわたる温度勾配、電磁干渉、及び経時変化といった他の因子に起因する抵抗値の変動にもかかわらず、アレイ中の各メモリセルの抵抗状態を決定するために使用することが可能な基準信号を生成する。 - 特許庁

When a write request issued from the host computer 20 according to an application program 21 conforms to prescribed timing, a first redundant code of write data written in a cache memory of the disk array device 10 according to the request is generated by unit of data block (B1, B2).例文帳に追加

アプリケーションプログラム２１に従ってホストコンピュータ２０から発行されたライト要求が所定タイミングに合致する場合、当該要求に応じてディスクアレイ装置１０のキャッシュメモリに書き込まれたライトデータの第１の冗長コードをデータブロック単位に生成する（Ｂ１，Ｂ２）。 - 特許庁

When they match, of the stored data of the memory array 120, a first character string which matches longest starting from the retrieval start character of the input character string and a second character string which matches longest starting from the next character of the first character string are retrieved in a primary selector 130.例文帳に追加

一致していれば、メモリ配列１２０の格納データのうち、上記入力文字列の検索開始文字から始まり最長に一致する第１の文字列および該第１の文字列の次の文字から始まり最長に一致する第２の文字列の検索を一次セレクタ１３０で行う。 - 特許庁

Each memory cell array 11a has 256 word lines, and the select circuit 15 receives a 10-bit internal address signal and an external address signal and selects and outputs either of the internal and external address signals according to a 1st refresh control signal REF1.例文帳に追加

各メモリセルアレイ１１ａは２５６本のワード線を有し、セレクト回路１５は、それぞれ１０ビットの内部アドレス信号及び外部アドレス信号を受け、第１のリフレッシュ制御信号ＲＥＦ１に基づいて内部アドレス信号又は外部アドレス信号のいずれかを選択して出力する。 - 特許庁

A projector 100 has a liquid crystal panel 140 in which pixels that can express gradation are arranged in a vertical and horizontal grid shape, and stores a lookup table having correction values for data correction for each of grid points of the vertical and horizontal grid having a smaller number of grids of a pixel array in an LUT memory 124.例文帳に追加

プロジェクター１００は、階調表現が可能な画素を縦横の格子状に配列した液晶パネル１４０を備え、ＬＵＴメモリー１２４には、画素配列の格子より少ない数の縦横格子の格子点ごとにデータ補正用の補正値を備えるルックアップテーブルを記憶する。 - 特許庁

Further claimed is a radio frequency identification transponder wherein a signal processor extracts an identifier from the interrogation signal and is responsive to the identifier and the stored data to determine whether some or all of the identifiers is stored in the dynamic memory array.例文帳に追加

また、信号プロセッサが呼掛け信号から識別子を抽出し、かつ、識別子および記憶されているデータに応答して、識別子のいくつか、あるいはすべてをダイナミック・メモリ・アレイに記憶させるかどうかを決定する無線周波数識別トランスポンダが特許請求される。 - 特許庁

The application software includes instructions that initialize an application data structure(for example, an object or an array) usable by the application software to manage the device and instructions that map the application data structure to a memory associated with the device without the use of a device driver.例文帳に追加

アプリケーション・ソフトウエアは、そのデバイスを管理するためにアプリケーション・ソフトウエアが使用できるアプリケーション・データ構造（例えば、オブジェクトやアレイ）を初期化する命令、およびデバイスに付随するメモリに対してデバイス・ドライバを使用せずにアプリケーション・データ構造をマッピングする命令を含む。 - 特許庁

The image sensing and processing circuit can be operative so that a frame of image data output by the image sensing and processing circuit for storing in a CPU addressable image frame memory can include monochrome pixel positions that correspond to color pixel positions of the image sensor pixel array.例文帳に追加

ＣＰＵアドレス指定可能なイメージ・フレームメモリにストアするためのイメージセンサおよび処理回路によってイメージデータ出力のフレームが、イメージセンサピクセルアレイのカラーピクセル位置に対応するモノクロピクセル位置を含むことができるように、イメージセンサおよび処理回路は作動可能である。 - 特許庁

This antenna device is provided with plural element antennas arrayed in planar fashion, plural receivers, a beam former having plural A/D- conversion circuits, plural weight arithmetic circuits, plural weight multiplying circuits and one adder circuit, and a memory device for holding calibration data and an array-oriented directivity weight.例文帳に追加

平面状に配列された複数の素子アンテナと、複数の受信機と、複数のＡ／Ｄ変換回路と、複数のウェイト演算回路、複数のウェイト乗算回路、及び1つの加算回路を有するビーム形成器と、キャリブレーションデータとアレー指向性ウェイトを保持するメモリ装置を備えるアンテナ装置とする。 - 特許庁

At the time of a test, a program data set circuit 15 can write a test pattern to the memory cell array 14 without passing through the shift register 12 by outputting set signals SA0, SA1 making forcedly the data latch circuit 13 a set state to the data latch circuit 13, and a transfer time of a test pattern can be omitted.例文帳に追加

テスト時に、プログラムデータセット回路１５は、データラッチ回路１３を強制的にセット状態にするセット信号ＳＡ０,ＳＡ１をデータラッチ回路１３に出力することによって、シフトレジスタ１２を介さずにテストパターンをメモリセルアレイ１４に書き込みでき、テストパターンの転送時間を省ける。 - 特許庁

A path setting circuit (122) changing over a data transfer path according to the effective transfer data bit width is provided between a data bus (96) and an orthogonal memory cell array (110), and a writing area is set by read/write circuits (113a-113d) according to the bit width of the data transferred through the bus.例文帳に追加

データバス（９６）を直交メモリセルアレイ（１１０）の間に、有効転送データビット幅に応じてデータ転送経路を切換える経路設定回路（１２２）を設け、バスを転送されるデータのビット幅に応じて書込領域をリード／ライト回路（１１３ａ−１１３ｄ）により設定する。 - 特許庁

When the node A is at an H-level, it is in a second recording state, erase pulses are applied to the transistor 34, a threshold voltage is made low, the reference voltage Vrefsa is set at a first reference voltage Vrefsa 1, and, in addition, the erasing operation of a memory cell array is performed.例文帳に追加

そして、第２の記録状態に遷移する時は、第２の基準電圧を利用することにより、第１の記録状態にあった全てのセルトランジスタが、第２の基準電圧より低い閾値電圧となり、実質的に第２の基準電圧に対して消去動作が行われたことになる。 - 特許庁

An output side of a drain voltage generating circuit 40 is connected to one end of a drain power source line 12 of each memory cell array 10_i through a resistor 62 to apply the drain voltage MCD to this power source line, and further, a potential MCDS of other end of this drain power source line 12 is monitored by a charging circuit 50.例文帳に追加

ドレイン電圧発生回路４０の出力側を抵抗６２を介して各メモリセルアレイ１０_ｉのドレイン電源線１２の一端に接続してドレイン電圧ＭＣＤを与え、更にこのドレイン電源線１２の他端の電位ＭＣＤＳを充電回路５０で監視する。 - 特許庁

In the case of erasing, the step of adapting comprises a step for determining the erasure conditions of an erasing pulse of a memory cell array, used to erase a bit erased at low speed and a step for setting initial erasure conditions to conditions in the general vicinity of erasure conditions of a bit erased at low speed.例文帳に追加

消去の場合、メモリアレイの低速に消去するビットを消去するために使用される消去パルスの消去条件を決定するステップと、メモリアレイの初期消去条件を、低速に消去するビットの消去条件に概して近接した条件に設定するステップとを含む。 - 特許庁

A graphic relative position management part 9 linked to a CAD/CAM part obtains plural rectangles which have such size that graphic data Kdi (Kd1 and Kd2) in a plane space may be divided by the smallest number of divisions, and diagonal coordinates of these rectangles are written in an X-axis and Y-axis array memory.例文帳に追加

図形データＫｄｉ（Ｋｄ１、Ｋｄ２）をＣＡＤ／ＣＡＭ部にリンクした図形相対位置管理部９が平面空間における図形データＫｄｉを最も分割数が少なくなる大きさの複数の矩形を得て、この矩形の対角座標をＸ、Ｙ軸配列メモリに書き込む。 - 特許庁

A correction value operation unit 36 registers the difference as a correction value in a memory array 37 associatively with the rotational frequency before the variation and identification information for identifying an air capacity calculation module among 10-1 to 10-N which outputs an air capacity value that the rotational frequency operation unit 21 uses to calculate the rotational frequency.例文帳に追加

補正値演算部３６は、変化前の回転数と、回転数演算部２１が回転数の算出に用いた風量値を出力した風量算出モジュール１０−１〜１０−Ｎを識別する識別情報とに対応付けて、前記差分を補正値としてメモリアレイ３７に登録する。 - 特許庁

The common line control means 22 applies a voltage at reading a data, to the common line, which is higher than the gate application voltage of a selection memory transistor and lower than a threshold voltage Vth (W) in its writing state, so that a bypass transistor in a non- selection cell in a selection NAND array is conductive.例文帳に追加

共通線制御手段２２は、データ読み出し時に選択メモリトランジスタのゲート印加電圧より高く、その書き込み状態のしきい値電圧Ｖth(W) より低い電圧を共通線に印加して、選択ＮＡＮＤ列の非選択セル内のバイパストランジスタを導通にする。 - 特許庁

This device is provided with a plurality of cell blocks Block0- Block1023 in which a memory cell array is divided, and a plurality of ROM blocks Block-ROM0, Block-ROM1 which are provided as a storage region which cannot be rewritten freely by a user, which have respectively storage capacity being smaller than each cell block, and to which different block addresses are allotted.例文帳に追加

メモリセルアレイが分割された複数のセルブロックBlock0〜Block1023 と、ユーザーが自由に書き換えられない記憶領域として設けられ、それぞれ各セルブロックよりも小さな記憶容量を有し、それぞれ異なるブロックアドレスが割り当てられた複数のＲＯＭブロックBlock-ROM0、Block-ROM1とを具備する。 - 特許庁

To solve the problem, wherein a replica bit line is rapidly drawn out by a leak current of a dummy cell, and wherein desired start timing of a sense amplifier cannot be obtained, in a semiconductor storage device having a memory array, a sense amplifier circuit, a replica circuit connected to the replica bit line, the dummy cell, and a sense amplifier control circuit.例文帳に追加

メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。 - 特許庁

A capacitor (Cs) or a resistor (Rs) is connected intentionally to either of a pair of input/output node of a sense amplifier circuit amplifying potentials of bit lines (BL, /BL) being a pair in a memory array, and time constant of the pair of input/output node of the sense amplifier circuit is made unbalance.例文帳に追加

メモリアレイ内の互いに対をなすビット線（ＢＬ，／ＢＬ）の電位を増幅するセンスアンプ回路（ＳＡ）の一対の入出力ノードのいずれか一方に、意図的に容量（Ｃｓ）もしくは抵抗（Ｒｓ）を接続して、センスアンプ回路の一対の入出力ノードの時定数をアンバランスにさせるようにした。 - 特許庁