「Memory Array」に関連した英語例文の一覧と使い方(58ページ目) - Weblio英語例文検索

Data access by the memory address calculation formula in an address range to be efficiently treated by an instruction system as a given 16-bit fixed length instruction is grouped (S3), a base address formed by commonizing address calculation is selected to the grouped array reference (data access) and array as plural data access is made possible to be referred by the sum of the selected base address and offset (S4).例文帳に追加

与えられた１６ビット固定長命令のような命令体系で効率よく扱えるアドレス範囲にあるメモリアドレス算出式によるデータアクセスをグループ化し（Ｓ３）、グループ化された配列参照（データアクセス）に対してアドレス計算を共通化したベースアドレスを選び、選ばれたベースアドレスとオフセットの和により複数データアクセスとしての配列を参照可能にする（Ｓ４）。 - 特許庁

The flash memory comprises a cell array including an initialized data area in which initialized data is stored, and a status detector for determining the read data corresponding to a free cell area of the initialized data area being in a "pass" status, when an error is detected.例文帳に追加

本発明のフラッシュメモリ装置は、初期化データが格納される初期化データ領域を含むセルアレイと、エラー検出時に、前記初期化データ領域のうち、空いているセル領域に対応する読み出しデータをパスと判定する状態検出器と、を備える。 - 特許庁

Moreover, an NMOS sense amplifier 15N is also constituted similarly with the PMOS sense amplifier and in the case of reading out data from a memory array MC1 the gates 10A, 11A are kept turned on by fixing sources of NMOS transistors 153, 154 to a potential Vss.例文帳に追加

ＮＭＯＳセンスアンプ１５ＮもＰＭＯＳセンスアンプと同様に構成されており、メモリセルアレイＭＣ１からデータを読み出す場合には、ＮＭＯＳトランジスタ１５３及び１５４のソースを電位Ｖｓｓに固定して転送ゲート１０Ａ及び１１Ａをオンにしておく。 - 特許庁

A pattern such as a deep trench or the like is equally drawn on a first photoresist 7 applied on the entire surface of a wafer (semiconductor substrate 1), and the wafer is covered with a cover resist 8 (second photoresist) to cover the circumferential edge of a memory array, thereby improving a global dimensional controllability.例文帳に追加

ウェーハ（半導体基板１）全面に塗布された第１のフォトレジスト７にディープトレンチなどのパターンを均等に描画し、その上からカバーレジスト（第２のフォトレジスト）８を被覆して、メモリセルアレイの周端部分を被覆してグローバルな寸法制御性の改善を図る。 - 特許庁

This semiconductor storage 1000 is provided with a test mode setting circuit 6 which receives an external signal and can set plural test modes in serial, a voltage generating circuit 8, a column system control circuit 10, a row system control circuit 12, and a memory cell array 14.例文帳に追加

本発明に係る半導体記憶装置は、外部信号を受けて複数のテストモードをシリアルに設定することが可能なテストモード設定回路６、電圧発生回路８、コラム系制御回路１０、ロウ系制御回路１２、およびメモリセルアレイ１４を備える。 - 特許庁

Thus, the power conductor having relatively large width supplies most stable power to the memory array and allows a space to be free on the first and/or second metal, for routing a widely separated signal conductor.例文帳に追加

したがって、相対的に幅の広いパワーコンダクタはメモリアレイにもっとも安定したパワーを供給し、また、付加的な、及び／又は、もっと幅広く離隔された信号コンダクタをラウティングさせるために、第１及び／または第２金属上で空間をある程度自由にさせる。 - 特許庁

The non-volatile semiconductor storage device is provided with at least the memory cell array composed of a plurality of element separation areas 16, a plurality of element areas 12 surrounded on the element separation area 16, a plurality of floating gate electrodes 18, and a control gate electrode 22.例文帳に追加

複数の素子分離領域１６と、素子分離領域１６に囲まれた複数の素子領域１２と、複数の浮遊ゲート電極１８と、制御ゲート電極２２と、から構成されたメモリセルアレイを少なくとも具備する不揮発性半導体記憶装置である。 - 特許庁

When the state, in which a defective normal word line NWL0 in a memory cell array, is replaced by a spare word line SWL0, a word line precharge signal ZHPCG0 outputted from a word line precharge signal generating circuit is activated to an 'L' level during a precharge period.例文帳に追加

メモリセルアレイ内の不良ノーマルワード線ＮＷＬ０がスペアワード線ＳＷＬ０と置換されている状態の場合、プリチャージ期間中はワード線プリチャージ信号発生回路から出力されるワード線プリチャージ信号ＺＨＰＣＧ０がＬレベルに活性化される。 - 特許庁

When a row active command ACT-CMD is inputted externally, an internal clock control circuit 28 activates a signal int.CKE, an external clock signal and ext.CLK is supplied to an internal memory array as the signal int.CLK in accordance with this activation.例文帳に追加

外部からロウアクティブコマンドＡＣＴ＿ＣＭＤが入力されると内部クロック制御回路２８は信号ｉｎｔ．ＣＫＥを活性化させ、この活性化に応じて外部クロック信号ｅｘｔ．ＣＬＫが内部のメモリアレイに対して信号ｉｎｔ．ＣＬＫとして供給される。 - 特許庁

As to binary type digital data of field configuration collected in a fixed section, the number of data, the number of delimiter bytes and data required for processing are stored (S11, S12) and the binary type data of each field are stored as they are in a memory as array data (S13).例文帳に追加

一定区間にひとまとめにしたフィールド構成のバイナリ形式のディジタルデータに対して、そのデータ数と区切りバイト数と加工に必要なデータを保持（Ｓ１１，Ｓ１２）、および各フィールドのバイナリ形式データをそのまま配列データとしてメモリ上に保持しておく（Ｓ１３）。 - 特許庁

To solve the problems that a configuration flash ROM (Read Only Memory) is used for configuring an FPGA (Field Programmable Gate Array), wherein it takes a long time for configuration because start-up time of the flash ROM is long and consequently it takes a log time to start the FPGA.例文帳に追加

ＦＰＧＡをコンフィギュレーションする際に、コンフィギュレーション専用フラッシュＲＯＭを用いていたが、このフラッシュＲＯＭの起動時間が長いのでコンフィギュレーションに時間がかかり、ＦＰＧＡが起動するまでの時間が長くなってしまうという課題を解決する。 - 特許庁

To provide a method for fabricating a mask ROM in which a buried layer can be patterned easily in the boundary at the end of a segment select region and a memory cell array region while enhancing uniformity of polishing in a polishing process at the time of forming an isolation film.例文帳に追加

素子分離膜形成の際、進行される研磨工程での研磨均一度を向上させながらセグメントセレクト領域とメモリセルアレイ領域の末端の境界部で埋没層を容易にパターニングすることのできるマスクＲＯＭ製造方法を提供する。 - 特許庁

The sensing speed is increased via a gate voltage control circuit of the shared MOS transistor connecting a sense amplifier and a memory cell array by considering the noise at sensing, lowering the shared MOS transistor gate voltage (SHR) in two steps and reducing the amplified bit line capacity.例文帳に追加

センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。 - 特許庁

A disk array device includes: a controller; a first disk that stores original data; a second disk that forms a mirror configuration with the first disk and stores the original data while eliminating multiplicity; and a cache memory that temporarily stores the original data subjected to writing or reading.例文帳に追加

ディスクアレイ装置は、コントローラと、オリジナルデータを格納する第１ディスクと、第１ディスクとミラー構成であり、且つ、オリジナルデータを重複を排除して格納する第２ディスクと、ライト又はリード対象となったオリジナルデータを一時的に格納するキャッシュメモリと、を有する。 - 特許庁

This semiconductor device includes: a substrate 1; a metal plate 11 arranged on the substrate 1 and formed of a shape-memory alloy; an integrated circuit chip 5 arranged on the metal plate 11; and a ball grid array type package material 7 formed of a resin for sealing the integrated circuit chip 5.例文帳に追加

基板１と、基板１上に設けられた形状記憶合金からなる金属板１１と、金属板１１上に設けられた集積回路チップ５と、集積回路チップ５を封止する樹脂からなるボールグリッドアレイ型のパッケージ材７と、が設けられている。 - 特許庁

Circuit blocks 24-1 and 24-2 arranged adjacent to the column decoders comprise circuits, which decode bank addresses contained in address signals and row predecoders which decode row addresses contained in address signals and output bank addresses and the predecode signals of the row addresses to memory cell array blocks.例文帳に追加

これら行デコーダに隣接配置された回路ブロック２４-1，２４-2には、アドレス信号中のバンクアドレスをデコードする回路と、アドレス信号中の列アドレスをデコードする列プリデコーダが含まれ、バンクアドレス及び列アドレスのプリデコード信号を各メモリセルアレイブロックに出力する。 - 特許庁

In a method of designing a fixed format emissive display, a computing device having a processor and a memory is used, wherein the display includes an array of emissive pixel elements, and each pixel element includes at least two sub-pixel elements made of different materials.例文帳に追加

固定フォーマット発光性ディスプレイの設計方法であって、プロセッサおよびメモリを有する計算装置を使用するものが記載され、ディスプレイはアレイとなった発光画素素子を備え、各々の画素素子は、異なる材料からなる少なくとも２個の副画素素子を含む。 - 特許庁

The device further includes a combined read/write circuit associated with each respective bit line in the array portion configured to read from or write to a resistive memory cell associated with the respective bit line.例文帳に追加

上記装置は、上記アレイ部における各ビット線のそれぞれにつながって、上記各ビット線のそれぞれにつながっている抵抗メモリセルから読み出し、または抵抗メモリセルに書き込みを行うように形成されている読み出し／書き込み複合回路をさらに含む。 - 特許庁

The write data path includes 2N write data buffers which are configured to store the 2N data bits, 2N switches, and N data lines which are configured to connect at least N of the 2N switches to the memory cell array in order to write therein N data bits in parallel.例文帳に追加

書込みデータ経路は、２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、２Ｎ個のスイッチと、並列にＮ個のデータビットをメモリセルアレイに書き込むために２Ｎ個のスイッチのうち少なくともＮ個とメモリセルアレイとを連結させるＮ個のデータラインを含む。 - 特許庁

Output signal lines of word line drivers in the second word line driver region WD2 are electrically connected to word lines WL on the memory cell array CA through third metal wirings M3 formed so as to cross the address signal line region RA.例文帳に追加

そして、第２のワード線ドライバ領域ＷＤ２におけるワード線ドライバの出力信号線は、アドレス信号線領域ＲＡを跨ぐように形成された第３の金属配線Ｍ３を介して、メモリセルアレイＣＡ上のワード線ＷＬと電気的に接続されている。 - 特許庁

Thus, the substitute of dual gate oxide for MOSFET, in which a high voltage region in the counter-doped part is used for the memory array of DRAM, EDRAM, SRAM and NVRAM and the like, is supplied.例文帳に追加

この方法によって、ドープした層にある低電圧領域がサポート・デバイス用に使用され、カウンタ・ドープした部分にある高電圧領域がＤＲＡＭ、ＥＤＲＡＭ、ＳＲＡＭ、ＮＶＲＡＭなどのメモリ・アレイに使用される、ＭＯＳＦＥＴ用デュアル・ゲート酸化物の代替物が提供される。 - 特許庁

Additionally, the level control signals /CS[0] and /CS[1] are set to L and H levels, respectively, for setting only the potential of the power supply line VM[1] lower than the power supply potential VDD, thus reducing the power consumption when read operation is made in the memory cell array 110A.例文帳に追加

また、レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれＬレベル，Ｈレベルに設定して電源線ＶＭ［１］の電位のみ電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの読出し動作時における消費電力を低減することができる。 - 特許庁

The data processor selects an addressing mode in accordance with a handling process which handles data held in different addressing modes such as a tile type addressing mode and an array type addressing mode, based on information to indicate a memory area where the data is stored or a lookahead conversion buffer where a data arrangement is stored.例文帳に追加

タイル型アドレスで保持されるデータとアレイ型で保持されるデータの異なるアドレッシングのデータを、保持されているメモリの領域または先読み変換バッファに保持するデータ配置を示す情報に基づいて、処理プロセスに応じてアドレッシングを選択する。 - 特許庁

When an image is displayed, the dot data is stored temporarily in a memory and only the dot data of a pixel array being formed by the dot forming elements is read out and converted into high resolution data before being fed to the dot forming elements according to the order for forming dots.例文帳に追加

画像の表示に際しては、ドットデータを一旦メモリに記憶しておき、ドット形成要素が形成しようとする画素列のドットデータだけを読み出して高解像度のデータに変換した後、ドットを形成する順序に従ってドット形成要素に供給する。 - 特許庁

A plurality of magnetic memories 30, each including a magnetic layer having a ring-shaped film face whose outer circumferential part is notched in a circular arc shape, are located in a way that straight line parts 33 of notched parts 32 so as to be nearly mutually in parallel and arranged, and the magnetic memory array is manufactured.例文帳に追加

外周部を円弧状に切り欠いてなる、リング形状の膜面を有する磁性層を含む複数の磁性メモリ３０を、切り欠き部３２における直線部３３が互いに略平行となるようにして配置して、磁性メモリアレイを作製する。 - 特許庁

A disk array controlling part 7 writes the data sent from the computer 1 to a magnetic disk for only an address judged as uncoincidental in comparison by the part 6 among the address whose data are judged as stored in the memory by the part 4.例文帳に追加

ディスクアレイ制御部７は、キャッシュメモリ制御部４でデータがキャッシュメモリ５に格納されていると判定されたアドレスについては、データ比較部６で比較不一致と判定されたアドレスついてのみ、ホストコンピュータ１から送られてきたデータを磁気ディスクに書き込む。 - 特許庁

Next, a sector erase test is performed, by which the data stored in a selected sector among the plurality of sectors are erased within the sector erase guarantee time, and a data holding test is performed for the second memory cell array (20;20-1) in performing the sector erase test.例文帳に追加

次に、セクタ消去保証時間内に複数のセクタのうちの選択セクタに格納されたデータを消去するセクタ消去テストを実行し、セクタ消去テストが実行されているときに、第２メモリセルアレイ（２０；２０−１）に対するデータ保持テストを実行する。 - 特許庁

An output voltage of a charge pump 3 is monitored by a voltage detection circuit 5 and when a boosting capability of the charge pump 3 is not sufficient, a buffer 4 and a charge pump 7 are operated to supply a sufficient boosting voltage to an address selector circuit 9 and a memory array 10.例文帳に追加

チャージポンプ３の出力電圧を電圧検出回路５によって監視し、チャージポンプ３の昇圧能力が充分でない場合、バッファ４およびチャージポンプ７を動作させ、充分な昇圧電圧をアドレス選択回路９およびメモリアレイ１０に供給する。 - 特許庁

The adhesive sheet for dicing is ideally used for the manufacturer, or the like of the electronic component for dicing a sealing resin package sealed by an epoxy resin, concretely an electronic component assembly, such as a ball grid array (BGA), a chip-size package (CSP), a stack memory module, and a system on module.例文帳に追加

ダイシング用粘着シートは、エポキシ樹脂で封止された封止樹脂パッケージ、具体的にはボール・グリッド・アレイ（ＢＧＡ）、チップ・サイズ・パッケージ（ＣＳＰ）、スタック・メモリー・モジュール、システム・オン・モジュール等の電子部品集合体をダイシングする電子部品の製造等に好適に用いられる。 - 特許庁

In a regular memory cell array, a data line is independently provided to the redundant row circuit and the redundant column circuit respectively, and redundant column relieving is performed by changing selectively connection of each data input/output line and a global data bus.例文帳に追加

正規メモリセルアレイ、ロウ冗長回路７０およびコラム冗長回路８０のそれぞれに対して独立にデータ線が設けられ、各データ入出力線とグローバルデータバスとの接続を選択的に変更することによって冗長列救済が実行される。 - 特許庁

The page buffer includes a sense node selectively connected to the bit line of the memory cell array, a first main latch selectively connected to the sense node, a main latch circuit including a second main latch, and a latch input node selectively connected to the first and second main latches.例文帳に追加

ページバッファはメモリセルアレイのビットラインに選択的に連結される感知ノードと、感知ノードに選択的に連結される第１メインラッチと、第２メインラッチを含むメインラッチ回路と、第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノードを含む。 - 特許庁

A switch means for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加

ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチ手段を設ける。 - 特許庁

When an active command for activating the specific row(line) of the memory cell array 22 is impressed, a control signal ϕ1 is validated after fixed delay equivalent to a time rRCD until a read command is impressed, and generated in each cycle of the clock CLK.例文帳に追加

制御信号φ１はメモリセルアレイ２２の特定のロウを活性化させるアクティブコマンドが印加された場合に、リードコマンドが印加されるまでの時間ｔＲＣＤに相当する固定遅延ののちに有効化され、以後はクロックＣＬＫのサイクル毎に生成される。 - 特許庁

A photoresist film 80 is formed on semiconductor substrates 10, 20 and patterned, in order to expose a source line region 85 in a flash memory array region 90 and a polysilicon film region 40 in CMOS circuit regions 100, 110.例文帳に追加

半導体基板１０、２０上にホトレジスト膜８０を形成し、フラッシュ・メモリ・アレイ領域９０内のソース線領域８５及びＣＭＯＳ回路領域１００、１１０内の多結晶シリコン膜領域４０を露出するためにホトレジスト層８０にパターニングを施す。 - 特許庁

A memory cell array 11 includes an opened data area 11A allowing writing, deleting, and reading; and a key data area 11C for storing key information to be used in determining whether the writing and reading to the opened data area 11A are permitted or prohibited.例文帳に追加

メモリセルアレイ１１は、書込み、消去、及び読み出し可能な公開データ領域１１Ａと、公開データ領域１１Ａに対する書込み、及び読み出しを許可するか禁止するかの判定に用いる鍵情報を記憶する鍵データ領域１１Ｃとを備える。 - 特許庁

Accordingly, it is possible to minimize the distances of wirings 21-2 and 21-4 from the input/output control circuit 20 to the pads 13 and 16 and to make the distances of the wirings 21-2 and 21-4 equal and thus to minimize the read time of the memory cell array 17.例文帳に追加

そのため、入出力制御回路２０からパッド１３及び１６までの配線２１−２，２１−４の距離を最短、且つ、配線２１−２と２１−４の距離を同距離にすることができ、メモリセルアレイ１７の読み出し時間を最短にすることができる。 - 特許庁

To provide a non-volatile semiconductor storage device which suppresses increase in a current consumption caused by a transient current due to a potential change of a bit line and a word line when a high-integrated memory cell array is shifted among each operational mode of reading, writing, and erasure.例文帳に追加

高集積化されたメモリセルアレイにおいて、読み出し、書き込み、消去の各動作モード間の移動の際に、ビット線とワード線の電位変化に伴う過渡電流によって生じる消費電流増加を抑制する不揮発性半導体記憶装置を提供する。 - 特許庁

Then, in read operation, the sub-bit lines 1, 2, of unselected sub-arrays and 4-6 are connected via n-channel transistors 22a, 22d, 22e while each sub-bit line is connected to ground wires 24a, 24b arranged at both the ends of the memory cell array 1.例文帳に追加

そして、読み出し動作時に、ｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅを介して、選択されていないサブアレイのサブビット線１と２および、４〜６を接続して、それぞれ、メモリセルアレイ１の両端に配置された接地配線２４ａおよび２４ｂに接続する。 - 特許庁

The nonvolatile semiconductor memory device includes: a memory cell array with a plurality of blocks each being the erasing unit; a ready/busy control circuit that outputs a busy signal when an internal operation is being done to the blocks; and a control unit that registers the blocks as defective blocks when the ready/busy control circuit outputs the busy signal in receiving an input of a bad block command.例文帳に追加

不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ／ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。 - 特許庁

The failure block detection circuit 10 is activated in the initial stage of test control sequence when batch write test is performed in units of batch erase or write for unit erase of the memory cell array 1 and a control circuit 7 controls interruption of drive voltage supply to a failure memory cell based on the output from the failure block detection circuit 10 in the test sequence thereof.例文帳に追加

不良ブロック検出回路１０は、メモリセルアレイ１の消去単位での一括消去又は書き込み単位での一括書き込みのテストを行う際にそのテスト制御シーケンスの初期に活性化され、制御回路７はそのテストシーケンスにおいて、不良ブロック検出回路１０の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する。 - 特許庁

This circuit is provided with an internal circuit comprising a memory array which can supply and stop operation voltage selectively through a switch means, when supply and stop of operation voltage by the switch means are controlled by an input circuit receiving the prescribed control signal and memory operation is not performed, super power consumption can be realized by reducing a DC current and a leak current.例文帳に追加

スイッチ手段を介して選択的に動作電圧の供給と停止が可能とされメモリアレイを含んだ内部回路を備え、所定の制御信号を受ける入力回路により上記スイッチ手段による動作電圧の供給と停止を制御してメモリ動作を行わないときに直流電流及びリーク電流の削減によって低消費電力化を実現できる。 - 特許庁

The storage subsystem is provided with: a RAID array including a plurality of disks for recording a plurality of stripe data and their parity values; a non-volatile memory for storing immediately preceding stripe data to be updated by a write processing; and a RAID controller configured to store an existing immediately preceding stripe data stored in the non-volatile memory before the write processing is performed.例文帳に追加

記憶サブシステムは、複数のストライプのデータおよびそのパリティ値を記録する複数のディスクを含むＲＡＩＤアレイと、書き込み処理により更新しようとするストライプの直前データを記憶するための不揮発性メモリと、不揮発性メモリに記憶された該ストライプの既存の直前データを書き込み処理の実行前に記憶するように構成されたＲＡＩＤコントローラを備える。 - 特許庁

A memory cell array region 210 has a plurality of control gate lines 106A and 106B formed by connecting the control gates of memory cells 100 arranged in the first direction A along the first direction A, and sub- control gate lines CG extending along the first direction A in the upper layer of the plurality of control gate lines and are equal, in number, to one half of the control gate lines.例文帳に追加

メモリセルアレイ領域２１０は、第１の方向Ａに沿って配列された各列のメモリセル１００の各々のコントロールゲートを、第１の方向Ａに沿って接続して形成される複数のコントロールゲート線１０６Ａ，１０６Ｂと、複数のコントロールゲート線の上層にて前記第１の方向Ａに沿って延び、複数のコントロールゲート線の半数のサブコントロールゲート線ＣＧとを有する。 - 特許庁

Relating to a memory control device 1 provided with a word line selecting information storing section arranged between a memory cell array 9 and a row decoder 33, a column selecting information storing section 17 arranged between a column selector 39 and a column decoder 37, and a control circuit 19, each selecting information storing section 11, 17 is constituted of sift registers including a selector 23 and a flip-flop 21.例文帳に追加

メモリアレイ９とロウデコーダ３３との間に介装されたワード線選択情報記憶部１１と、カラムセレクタ３９とカラムデコーダ３７との間に介装されたカラム選択情報記憶部１７と、制御回路１９とを備えるメモリ制御装置１において、セレクタ２３とフリップフロップ２１とを含むシフトレジスタで各選択情報記憶部１１，１７を構成する。 - 特許庁

The optical printer head includes a light emitting element array, in which a plurality of light emitting elements are arranged and divided into a plurality of light emitting element groups, a plurality of emission control units each having a volatile memory provided in correspondence with the plurality of light emitting element groups, and the volatile memory storing the correction data of the plurality of light emitting elements, respectively.例文帳に追加

光プリンタヘッドは、複数の発光素子が配列された発光素子アレイであって、複数の発光素子が複数の発光素子群に分けられている発光素子アレイと、複数の発光素子群に対応して設けられ、揮発性メモリをそれぞれ有する複数の発光制御部と、複数の発光素子それぞれの補正データが記憶された不揮発性メモリと、を有する。 - 特許庁