「Memory Array」に関連した英語例文の一覧と使い方(55ページ目) - Weblio英語例文検索

In the memory cell array of this NOR type flash memory, a conductive material is supplied to the cavity 22 formed in the source wiring 21 having a U-shaped structure not only from a hole for source contacting but also from a hole for dummy source contacting in the process of forming a source contact electrode 23 and a dummy contact electrode 24.例文帳に追加

本発明に係るＮＯＲ型フラッシュメモリのメモリセルアレイは、ソースコンタクト電極２３及びダミーコンタクト電極２４を形成する工程においてＵ字構造のソース配線２１に形成された空洞２２にソースコンタクト用のホールに加えてダミーソースコンタクト用のホールからも導電体が供給される。 - 特許庁

By this arrangement, after a power source voltage Vdd is elevated by a first boosting circuit 25 to the order of 5V which is a writing voltage, a voltage lowered by its passing through the memory selection circuit 21 can be elevated to 5V again by the second boosting circuit 26 right before the memory cell array 22.例文帳に追加

こうすることによって、第１昇圧回路２５によって電源電圧Ｖddを書き込み電圧である５Ｖ程度まで昇圧させた後、メモリセル選択回路２１を通過することによって低下した電圧を、メモリセルアレイ２２の直前で、第２昇圧回路２６によって再度５Ｖに昇圧することができる。 - 特許庁

By constituting the memory with at least two groups of fuse sets 11, 12 sharing one master fuse 13, any restriction is not imposed on a relieving region of a memory array for one fuse set 12 even when on redundancy element is used for replacement using the other fuse set 11.例文帳に追加

少なくとも２組のフューズセット１１，１２に対して１個のマスターフューズ１３を共有させて構成することで、前記一方のフューズセット１１を用いて一つのリダンダンシーエレメントを置き換えに用いる際にも、他方のフューズセット１２に対するメモリアレイの救済領域に何らの制限も受けないように構成される。 - 特許庁

To solve the problem of disturbing a high-speed operation due to a mixture of an interference noise generated at one bit line of adjacent bit lines to each other with the other bit line in a semiconductor device only by a memory cell layout without increasing the area of a memory cell array.例文帳に追加

半導体装置において、互いに隣接するビット線どうしのうちの一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにして、この混入により高速動作を阻害するという問題を、メモリセルアレイ部における面積を増大させることなく、メモリセルレイアウトのみで解決する。 - 特許庁

A plurality of host adapters (upper interfaces) 1 to be connected with an host CPU, a plurality of disk adapters (interfaces on the side of the storage device) 2 to be connected with an array disk 5, and a cache memory 3 for temporary storage to be shared by these adapters, are installed attachably and detachably on a common bus 4 shared by these adapters and the cache memory.例文帳に追加

上位ＣＰＵと接続される複数のホストアダプタ（上位側インタフェース）１と、アレイディスク５と接続される複数のディスクアダプタ（記憶装置側インタフェース）２と、これらのアダプタに共用される一時記憶用キャッシュメモリ３とは、これらアダプタ及びキャッシュメモリに共用されるコモンバス４上に挿抜自在に取り付けられる。 - 特許庁

In a memory cell array region 1, the pattern of the element components (active regions 10-15 and 21-23 and polysilicon regions 31-42) of each unit memory cell and the pattern of the dummy cell of a dummy cell region 3 for outer periphery are made equal to each other and both patterns have an axisymmetrical relation with respect to their boundary line BC1.例文帳に追加

メモリセルアレイ領域１の１メモリセル単位のメモリセルの素子構成要素（活性領域１０〜１５，２１〜２３及びポリシリコン領域３１〜４２）のパターンと外周用ダミーセル領域３のダミーセルのパターンとは同一で、かつ両者のパターンは境界線ＢＣ１に対して線対称な関係を呈している。 - 特許庁

The first memory cell array 110, in which memory cells are arranged in a matrix pattern, comprises a first signal electrode 112, a second signal electrode 116 arranged in the direction in which the first signal electrode 112 intersects, and at least a ferroelectric layer 114 arranged between the first signal electrode 112 and the second signal electrode 116.例文帳に追加

第１メモリセルアレイ１１０は、メモリセルがマトリクス状に配列され、第１信号電極１１２と、第１信号電極１１２が交差する方向に配列された第２信号電極１１６と、少なくとも第１信号電極１１２と第２信号電極１１６との間に配置された強誘電体層１１４とを含む。 - 特許庁

When a cache miss is caused in the cache memory, a disk array management table 107 is referred to and a port to which the secondary storage device corresponding to a logical volume in the packet is connected is specified to access the secondary storage device, and data sent from the secondary storage device are stored in the cache memory, and the data are transferred to the host computers through the switch.例文帳に追加

キャッシュメモリでキャッシュミスが生じたときは、ディスクアレイ管理テーブル107を参照してパケット内の論理ボリュームに対応する２次記憶装置が接続されているポートを特定して２次記憶装置をアクセスし、２次記憶装置から送られてくるデータをキャッシュメモリに格納し、データをスイッチを介してホストコンピュータに転送する。 - 特許庁

Therefore, even in the case of a memory cell array 36 constituted of partitions consisting of blocks of which the memory capacity and the number are not uniform, redesign and correction of the command state machine 26 are not required, and quantity of work required for verification of state transition is reduced, and development of kinds of devices by cut-down can be performed easily and in a short time.例文帳に追加

したがって、メモリ容量と数とが均等ではないブロックで成るパーティションで構成されたメモリセルアレイ３６の場合でもコマンドステートマシン２６の再設計や修正が不用になり、且つ、状態遷移の検証に要する作業量が減り、カットダウンによる機種展開を容易に且つ短時間に行うことができる。 - 特許庁

The data driver block DB and the memory block MB are disposed along the direction of D1, the buffer circuit BF and the data driver DR are disposed along the direction of D2, the low address decoder RD and the memory cell array MA are disposed along the direction of D2, and the buffer circuit BF and the low address decoder RD are disposed along the direction of D1.例文帳に追加

データドライバブロックＤＢとメモリブロックＭＢはＤ１方向に沿って配置され、バッファ回路ＢＦとデータドライバＤＲはＤ２方向に沿って配置され、ローアドレスデコーダＲＤとメモリセルアレイＭＡはＤ２方向に沿って配置され、バッファ回路ＢＦとローアドレスデコーダＲＤはＤ１方向に沿って配置される。 - 特許庁

A method of fabricating a multi-level memory device comprises forming peripheral circuitry 120 on a substrate 105; covering the peripheral circuitry 120 and the substrate 105 with an interlayer dielectric layer 145; and forming a stack 110 of more than one level of memory array on the interlayer dielectric layer 145.例文帳に追加

マルチレベルメモリデバイスを製造する方法であって、基板１０５上に周辺回路１２０を形成することと、周辺回路１２０および基板１０５を層間誘電層１４５で覆うことと、層間誘電層１４５上に１レベル以上のメモリアレイのスタック１１０を形成することと、を含む製造方法。 - 特許庁

To provide a photonic crystal optical bit memory which captures serial data into resonators one bit-by-one bit, converts the serial data into parallel data without using wavelength conversion, and reads the data captured into the resonators as a pulse train, and to provide a photonic crystal optical bit memory array.例文帳に追加

本発明の目的は、波長変換を介さず、シリアルデータを１ビット毎に共振器に取り込み、シリアルデータをパラレルデータに変換し、共振器に取り込まれたデータをパルス列として読み出すことも可能にするフォトニック結晶光ビットメモリおよびフォトニック結晶光ビットメモリアレイを提供することを目的とする。 - 特許庁

The semiconductor storage device includes: a memory cell array MA in which the memory cells MC configured of a series connection of diodes Di and variable resistors VR are arranged at crossing parts of a plurality of bit lines BL and a plurality of word lines WL; and a control circuit for alternatively driving the bit line BL and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

If pixel data of a plurality of lines, which are read from a memory 3 (a reference image memory 30), are in the same bank, a conflict bank preceding reading controller 10 precedingly reads pixel data of the other lines, and a read data storage circuit 20 stores them until they are inputted into a PE array part 4.例文帳に追加

メモリ３（参照画像メモリ３０）から読み出す複数ラインの画素データが同一バンクにある場合に，競合バンク先行読み出し制御部１０によって，一方のラインの画素データを先行して読み出し，読み込みデータ保持回路２０によってＰＥアレイ部４への入力タイミングまで保持しておく。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

When it is activated, its word line is driven to logic '1', and memory cells of the prescribed numbers can be accessed through an access transistor in a DRAM memory array 12.例文帳に追加

本発明技術によれば、アドレス信号をデコード回路へ印加して夫々のワード線のうちの対応する１つを活性化させ、次いで夫々のワード線の対応する１つをモニタして夫々のワード線の対応する１つが活性化されたか否かを決定し、それによりメモリアレイ及び関連回路が適切に動作しているか否かを決定する。 - 特許庁

At an end in the row direction of a cell array of NAND cells in which selection gate transistors having a stacked gate structure are connected in series to a plurality of memory cell transistors having a stacked gate structure on a semiconductor substrate 30 of an NAND type flash memory, an STI region 20 is formed in the column direction, and dummy NAND cells are formed at an end portion in the row direction.例文帳に追加

NAND型フラッシュメモリの半導体基板30上に積層ゲート構造を有する複数のメモリセルトランジスタに直列に積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイの行方向端には列方向にSTI 領域20が形成され、行方向端部にダミー用NANDセルが形成されている。 - 特許庁

The array controller 3 has a nonvolatile memory 4 and an address management table 5, reproduces data of a sector determined to be defective due to the occurrence of write errors in the hard disks 1, 2, by normal hard disks 2, 1 with no occurrence of error, and retracts the data reproduced by the normal hard disks 2, 1 into the nonvolatile memory 4.例文帳に追加

アレイコントローラ３は、不揮発性メモリ４とアドレス管理テーブル５とを有し、ハードディスク１，２における書込みエラー発生により不良と判断されたセクタのデータを、エラー発生のない正常なハードディスク２，１により再生し、正常なハードディスク２，１により再生したデータを不揮発性メモリ４に退避させる。 - 特許庁

The device has a memory cell array equipped with a plurality of memory cells which are accessed in response to a plurality of word line selecting signals and a plurality of column selecting signals, a row decoder which generates a plurality of word line selecting signals by decoding the row address, and a column decoder which generates a plurality of column selecting signals by decoding the column address.例文帳に追加

複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。 - 特許庁

The fuse-free non-volatile memory system includes a switch constituted to be electrically turned on or off according to the fuse information stored in a memory cell array and an internal control circuit executing the same operation as that when the fuse is connected or cut off by the on or off of the above switch.例文帳に追加

本発明によるヒューズフリー不揮発性メモリ装置はメモリセルアレイに貯蔵されたヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチ、および前記スイッチのオンまたはオフによってヒューズを連結または切断する時と同一の動作を実行する内部調節回路を含む。 - 特許庁

To output normal output data to the external even when data outputted from a memory cell array are defective data whose doubtful output data are not fixed on 'H' or 'L' when an address indicated by an address signal supplied from the external to a semiconductor memory such as a masked ROM coincides with a redundant address.例文帳に追加

マスクＲＯＭなどの半導体記憶装置に関し、外部から供給されるアドレス信号が示すアドレスが冗長アドレスと一致した場合、メモリセルアレイから出力されたデータが疑義出力データが「Ｈ」又は「Ｌ」に固定されない不良データである場合においても、正常な出力データを外部に出力する。 - 特許庁

To provide a method for forming a pattern that can solve problems of short-circuit or breaking of word lines and data line ends caused by interference of diffracted light produced at a pattern end on a boundary part between a memory array and a sub-word driver or sense amplifier when fine word lines and data lines having linewidth smaller than a wavelength are patterned on a memory.例文帳に追加

メモリーにおいて波長以下の線幅を有する微細なワード線やデータ線をパターニングする際、メモリーアレーとサブワードドライバやセンスアンプの境界部において、パターン端部で生ずる回折光が干渉するためワード線やデータ線端がショートしたり、断線を起こす問題を解決するパターン形成方法を提供する。 - 特許庁

Each of memory devices 21 to 24 is provided with: a data output circuit 120 for outputting read data Data read from a memory cell array 100 to the data terminal 20d in response to a read command; and an output timing adjustment circuit 130 for adjusting the output timing of read data DQ by the data output circuit 120.例文帳に追加

メモリデバイス２１〜２４のそれぞれは、リードコマンドに応答してメモリセルアレイ１００から読み出されたリードデータＤａｔａをデータ端子２０ｄに出力するデータ出力回路１２０と、データ出力回路１２０によるリードデータＤＱの出力タイミングを調整する出力タイミング調整回路１３０とを備える。 - 特許庁

This memory device 86 is provided with a plurality of banks to be selected by a bank address, which are respectively equipped with a memory cell array including a plurality of page areas to be selected from a low address; a low control part for controlling the activation of page areas in the banks in response to a first operation code; and a data input/output terminal group.例文帳に追加

メモリ装置は，ロウアドレスにより選択される複数のページ領域を含むメモリセルアレイをそれぞれ有し，バンクアドレスにより選択される複数のバンクと，第１の動作コードに応答して，前記バンク内のページ領域の活性化を制御するロウ制御部と，データ入出力端子群とを有する。 - 特許庁

A data file (binary) obtained from statistical processing is taken in (S31) and allocated (S32) to an instantaneous voltage V-current I channel memory space for storing the data, and effective values of effective electric power Pn, ineffective electric power Qn, and voltage V are converted from the data so as to be stored in a memory as an array (S33).例文帳に追加

統計処理で取得するデータファイル（バイナリ）を取り込み（Ｓ３１）、このデータを保存するための瞬時電圧Ｖ・電流Ｉチャンネルのメモリ空間へ割り当てておき（Ｓ３２）、これらデータから有効電力Ｐｎ、無効電力Ｑｎおよび電圧Ｖの実効値に変換し、配列としてメモリに格納する（Ｓ３３）。 - 特許庁

The nonvolatile semiconductor memory includes a unit cell array MAT00 which has bit lines BL0i to BL2i, word lines WL0i, WL1i intersected by the bit lines BL0i to BL2i, and memory cells MC0 to MC3 connected between the bit lines BL0i to BL2i and the word lines WL0i, WL1i at intersections thereof.例文帳に追加

不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。 - 特許庁

Therefore, it is characterized in that a device includes a cell array including many memory cells, a BIST block performing BIST operation for the cell array, a BISR block performing BISR operation for the cell array, and an instruction decoder generating a first control signal selecting BIST operation by the BIST block or a test by the external tester and a second control signal controlling BISR operation by the BISR block.例文帳に追加

このため、多数のメモリセルを含むセルアレイと、前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とする。 - 特許庁

The disk array controller 1 is equipped with ≥1 interface parts 111 for a host computer 101, ≥1 interface part 112 for magnetic disk unit 120, and ≥1 common memory part 114 which store data of the magnetic disk unit 120 and control information regarding the disk array controller 1 and is physically independent.例文帳に追加

ディスクアレイ制御装置１は、ホストコンピュータ１０１との１つ以上のインターフェース部１１１と、複数の磁気ディスク装置１２０との１つ以上のインターフェース部１１２と、磁気ディスク装置１２０のデータ及びディスクアレイ制御装置１に関する制御情報を格納する物理的に独立した１つ以上の共有メモリ部１１４を備えている。 - 特許庁

A cell array block is formed on a semiconductor substrate 51, and a plurality of pieces of first wiring WLL, a plurality of pieces of second wiring BLL crossing the plurality of pieces of first wiring WLL, and a plurality of cell array layers MA having a memory cell MC connected between both pieces of wiring at the crossing section of the first and second wiring are laminated.例文帳に追加

セルアレイブロックは、半導体基板５１上に形成されて、複数の第１の配線ＷＬＬ、これら複数の第１の配線ＷＬＬと交差する複数の第２の配線ＢＬＬ、及び第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有するセルアレイ層ＭＡを複数積層してなる。 - 特許庁

The image processing unit 1 includes at least one cell substrate 11 which has on a circuit board a microprocessor, a logic array, a memory device, a connection means for connecting them, and at least one external connection terminal for inputting/outputting an external signal, and has software built in the microprocessor and the logic array determine a processing content of data.例文帳に追加

画像処理ユニット１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板１１を具備する。 - 特許庁

In this disk array system 10, a cache memory 16 for temporal storage of data that is subjected to disk access and a freeze setting part 173 which is provided in a controlling part 17 and fixes data in an area with a designated disk area including a backup object disk area, e.g. a disk array 11 as write stop in response to a freeze command from a host device 20.例文帳に追加

ディスクアレイシステム１０において、ディスクアクセスされるデータの一時記憶用のキャッシュメモリ１６と、制御部１７に設けられ、ホスト装置２０からのフリーズコマンドに応じて、バックアップ対象ディスク領域を含む指定のディスク領域、例えばディスクアレイ１１を書き込み停止として、その領域内のデータを固定するフリーズ設定部１７３とを備える。 - 特許庁

By a control circuit 2000, after receiving the flag signal by the control circuit, a memory device begins to output data associated with a previously received command onto at least one data signal line from a memory array in the predetermined number of read clock cycles, and the aforementioned number of read clock cycles is preliminarily determined according to a feature of signal propagation in order to equalize it to the read latency of the memory device.例文帳に追加

制御回路２０００は、制御回路が前記フラグ信号を受け取ってから所定数の読出しクロックサイクル後に、前に受け入れたコマンドに関連するデータをメモリデバイスがメモリアレイから少なくとも１つのデータ信号線上に出力開始し、メモリデバイスの読み出し待ち時間と等しくするために、前記読み出しクロックサイクルの数は信号伝播の特徴にしたがって予め定められる。 - 特許庁

A data processing apparatus for securely performing write and read of data between a processor and a nonvolatile memory includes a bus conversion means for converting or decoding the bit array of the respective bid data of data or an address designation signal input via a bus configured of a plurality of signal lines from the processor or the nonvolatile memory, and for outputting the bit data to the nonvolatile memory or the processor.例文帳に追加

プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。 - 特許庁

In order to erase data of a memory cell array 103 in which a plurality of memory cells where data can be written and erased electrically by a floating gate are arranged, there are provided a temperature detecting circuit 110 for detecting the temperature of a chip, a voltage conversion circuit 104 for varying erasure voltage supplied to the source of the memory cell, and a voltage conversion control circuit 111 for controlling the voltage conversion circuit.例文帳に追加

浮遊ゲートにより電気的にデータの書き込み、消去のできる複数のメモリセルを配列したメモリセルアレイ１０３のデータ消去を行うにあたり、チップの温度を検知する温度検知回路１１０と、メモリセルのソースに供給する消去電圧を変化させる電圧変換回路１０４と、電圧変換回路を制御する電圧変換制御回路１１１を備えることを特徴とする。 - 特許庁

The charge trap type 3-level nonvolatile semiconductor memory and its driving method are provided with a memory array including a plurality of memory elements capable of storing data in at least two charge trap areas in a current moving direction, and a page buffer driven to map a set of first to third bit data in the threshold voltage groups of the two charge trap areas constituting a set.例文帳に追加

本発明の電荷トラップ型の３−レベル不揮発性半導体メモリ装置及びその駆動方法は、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第１〜第３ビットのデータを、一組をなす二つの前記電荷トラップ領域のスレショルド電圧グループにマッピングするように駆動されるページバッファーとを備える。 - 特許庁

A semiconductor memory provided with an access sequencer for simultaneously accessing a plurality of memory cells in the direction of data lines 111 to 114 and the direction of word lines 101 to 104 at the time of a write access to the memory array 100 of the above constitution and a test decoder 300 which is a control signal generation circuit improves write access processing efficiency and shortens test access time by using the test decoder 300.例文帳に追加

前記構成のメモリアレイ１００に対して、書込みアクセスにおいてデータ線１１１，１１２，１１３，１１４方向、及びワード線１０１，１０２，１０３，１０４方向に複数のメモリセルを同時にアクセスするアクセスシーケンサ、及び制御信号生成回路としてのテストデコーダ３００を設け、前記テストデコーダ３００を用いて、書込みアクセス処理効率の向上を図り、テストアクセス時間を削減する。 - 特許庁

In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加

第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁

A semiconductor memory device comprises a memory cell array 1 in which block is constituted of one or a plurality of memory cells being a unit of erasing data and which has a plurality of normal blocks BLK and a plurality of redundancy blocks RBLK, and a replacing circuit 7 replacing a defective block by the normal block when the number of defective blocks in the normal block BLK exceed the number of redundancy blocks RBLK.例文帳に追加

半導体記憶装置は、データ消去の単位となる１或いは複数のメモリセルからブロックが構成され、且つ複数のノーマルブロックＢＬＫと、複数のリダンダンシーブロックＲＢＬＫとを有するメモリセルアレイ１と、前記ノーマルブロックＢＬＫ内の不良ブロックの数が前記リダンダンシーブロックＲＢＬＫの数を超えた場合に、前記不良ブロックを前記ノーマルブロックに置き換える置換回路７とを含む。 - 特許庁

A mode storing circuit 171 stores a storage mode indicating whether write based on a storing instruction is to be reflected to the memory 140 or not and a dynamic mode indicating whether a fill due to a cache miss is to be reflected to the array 120 or not.例文帳に追加

モード保持回路１７１は、ストア命令による書込みを補助データメモリ１４０へ反映するか否かを示すストアモードと、キャッシュミスによるフィルを補助アドレスアレイ１２０に反映するか否かを示すダイナミックモードとを保持する。 - 特許庁

A gap 2 which does not share a sense amplifier column is provided between specific adjacent memory cell blocks of each cell array, this gap 2 is utilized as a bank border, and change to 4 independent banks constitution can be performed by only changing connection of address wirings.例文帳に追加

各セルアレイの特定の隣接メモリセルブロック間にセンスアンプ列を共有しないギャップ２を設けて、このギャップ２をバンク境界として利用して、アドレス配線接続の変更のみにより、独立４バンク構成への変更を可能とした。 - 特許庁

Data is written in a memory array during first write-in operation by using a row enable signal (row decoder 305) and a write-in data signal (write- in driver 315) generated at a first phase (a first clock phase) of a clock signal.例文帳に追加

クロック信号の第１の位相（第１のクロック位相）において発生される行イネーブル信号（行デコーダ３０５）及び書き込みデータ信号（書き込みドライバ３１５）を用いて、データが第１の書き込み動作中にメモリアレイに書き込まれる。 - 特許庁

A detector includes: a line sensor 13 having a plurality of light receiving elements arrayed so as to correspond to the main scan direction; a memory 17 for storing signals obtained from the light receiving elements in the sensor array; and a control circuit 16.例文帳に追加

主走査方向に対応して配列された複数の受光素子を有するラインセンサ１３を有する検出装置において、センサアレイの各受光素子より得られる信号を蓄積するメモリ１７と、制御回路１３を設ける。 - 特許庁

To provide a semiconductor memory and a semiconductor device in which the matching distance of contact hole opening lithography and gate electrode forming lithography is not required to be secured and the area of a cell array and the like can be reduced, and to provide manufacturing methods for these.例文帳に追加

コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイなどの面積の縮小が可能な半導体記憶装置、半導体装置とそれらの製造方法を提供する。 - 特許庁

Each of a plurality of memory cells 100 included in the cell array 101 has a switching element and a capacitative element in which supply, holding and discharge of charge are controlled by the switching element.例文帳に追加

さらに、駆動回路１０２上にセルアレイ１０１が設けられており、セルアレイ１０１が有する複数の各メモリセル１００は、スイッチング素子と、スイッチング素子により電荷の供給、保持、放出が制御される容量素子とを有する。 - 特許庁

To improve performance such as scalability and data transfer performance between different type I/Fs, maintainability, and reliability for boards/PK (packages thereof) constituting a DKC (memory controller) and a DKC configuration based on mutual connection between the boards/PK in a disk array device.例文帳に追加

ディスクアレイ装置で、ＤＫＣを構成するボード／ＰＫ、それらの相互接続によるＤＫＣ構成に関し、スケーラビリティ、異種Ｉ/Ｆ間のデータ転送などの性能向上、及び保守性や信頼性の向上などを実現する。 - 特許庁