「Memory Array」に関連した英語例文の一覧と使い方(41ページ目) - Weblio英語例文検索

The second contact wiring connects the other end of the circuit section and the second wiring at the opposite side of the first contact wiring of the first memory cell array.例文帳に追加

第２コンタクト配線は、第１メモリセルアレイ部の第１コンタクト配線とは反対の側で、回路部の他端と第２配線とを接続する。 - 特許庁

To prevent a gate electrode of polysilicon from being charged with electricity in a process where a high-sensitivity semiconductor device which includes a memory array is manufactured.例文帳に追加

メモリ配列を含む高感度半導体装置の製造工程中にゲート電極を構成するポリシリコンなどが荷電するのを防止する。 - 特許庁

The array element, if present, specifies the location and size of the program header table itself, both in the file and in the memory image of the program. 例文帳に追加

この配列要素は、もし存在しているならば、ファイルおよびプログラムのメモリイメージ双方におけるプログラムヘッダテーブル自身の位置とサイズを指定する。 - JM

Many embossed, cured, and etched layers are provided on a flexible substrate to use the layers in a PIRM intersecting point memory array.例文帳に追加

ＰＩＲＭ交点メモリアレイにおいて用いるために、フレキシブル基板上にエンボス加工され、硬化され、さらにエッチングされた多数の層が設けられる。 - 特許庁

The data memory section 35 stores a plurality of pieces of characteristic data which is measured beforehand in relation to each of LED elements forming an LED array 31.例文帳に追加

データ記憶部３５は、ＬＥＤアレイ３１を構成する各ＬＥＤ素子に関し、予め測定された複数の特性データを記憶する。 - 特許庁

To prevent matching displacement of a bit line contact isolation region from a bit line diffusion layer in a bit line backing region of a virtual ground type memory cell array.例文帳に追加

仮想接地式メモリセルアレイのビット線裏打ち領域において、ビット線コンタクト分離領域とビット線拡散層との合わせズレを防ぐ。 - 特許庁

The semiconductor memory device 1 has a memory cell array in which nonvolatile memory cells electrically re-writable are arranged, a data holding circuit holding read data or write data of a batch processing unit of the memory cell array to be simultaneously read and written, and a data state discriminating circuit discriminating successively the state of the data in the batch processing unit held by the data holding circuit for each of a plurality of area.例文帳に追加

半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの同時に読み出し或いは書き込みされる一括処理単位の読み出しデータ或いは書き込みデータを保持するデータ保持回路と、前記データ保持回路が保持する一括処理単位のデータ状態を、複数領域に分けて順次判定するデータ状態判定回路とを有する。 - 特許庁

This device is constituted of a memory cell array, and a differential amplifier and a latch circuit in which for first waiting time operation, each of a pair of signal outputted from the memory cell array is latched an outputted responding to an enable-signal, for second waiting time operation, voltage difference of each of a pair of signal outputted from the memory cell array is amplified and outputted responding to an enable-signal.例文帳に追加

半導体メモリ装置及びそのデータ読出し方法であって、メモリセルアレイ、及び第１待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々をラッチして出力し、第２待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅及びラッチ回路で構成されている。 - 特許庁

The programming method of a nonvolatile memory device includes: a step of executing a plurality of programming loops in a memory cell in a memory cell array; and a step of changing program inhibit voltage applied to a bit line of a memory cell in which programming is completed when a plurality of programming loops are executed.例文帳に追加

本発明の実施形態に係る不揮発性メモリ装置のプログラミング方法は、メモリセルアレイ内のメモリセルにおいて複数のプログラミングループを実行する段階と、複数のプログラミングループを実行する時、プログラミングが完了されたメモリセルのビットラインに印加するプログラム禁止電圧を変更する段階とを含む。 - 特許庁

A memory array part as a DRAM or an SRAM is provided in the package of a memory IC chip as a semiconductor memory device, and in addition to this, a plurality of interface modules corresponding to various memory types such as an SDR, a DDR, a DDR2...a DDR(n), the SRAM, a DPRAM, a FIFO are also provided.例文帳に追加

半導体メモリ装置としてのメモリＩＣチップのパッケージ内に、ＤＲＡＭ又はＳＲＡＭとしてのメモリアレイ部が設けられていることに加え、例えばＳＤＲ、ＤＤＲ、ＤＤＲ２・・・ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯ等の各種のメモリタイプに応じた複数のインターフェースモジュールも設けられているようにする。 - 特許庁

The MONOS memory 2 has a memory cell array in which a plurality of memory cells storing data by accumulating electric charges in an electric charge trap in a plurality of ferroelectric films laminated on the semiconductor are arranged in a matrix state and memory cells are connected by a plurality of common lines of a row direction and a column direction.例文帳に追加

ＭＯＮＯＳメモリ２が、半導体上に積層された複数の誘電体膜内の電荷トラップに電荷を蓄積してデータを記憶する複数のメモリセルを行列状に配置させ、行方向および列方向の複数の共通線によりメモリセル間を接続させたメモリセルアレイを有している。 - 特許庁

To resolve the problem of memory cell region size increase and large increase of memory cell array region, in the case that the size of the memory cell region increases in the row direction, caused by the influence of the connection hole for connecting a first layer bit line and a second layer bit line in a semiconductor memory device constituted by the bit lines of two layers.例文帳に追加

２層のビット線で構成される半導体記憶装置において、第１層のビット線と第２層のビット線を接続する接続孔の影響により、メモリセル領域の行方向のサイズ大きくなる場合に、メモリセル領域のサイズが拡大し、さらにはメモリセルアレイ面積が大幅に拡大する。 - 特許庁

A memory dump means 11 extracts a memory image in each fixed size, and a compressed file outputting means 12 compresses the extracted memory image, and outputs it to a compressed dump file 31, and a map preparing means 13 records the relative position of the start position of the outputted compressed memory image from the leading of the file as offset in array 21.例文帳に追加

メモリダンプ手段１１は一定サイズ毎にメモリイメージを取り出し、圧縮ファイル出力手段１２は取り出されたメモリイメージを圧縮して圧縮ダンプファイル３１に出力し、マップ作成手段１３は出力した圧縮メモリイメージの開始位置のファイルの先頭からの相対位置をオフセットとして配列２１に記録する。 - 特許庁

To provide a mounting structure, capable of reducing a memory size and sufficiently ensuring the interval between a word line and first and second charge accumulation sections for recording information for changing a memory cell into an array for a memory, that can make a semiconductor non-volatile memory cell operate by a simpler method and can reduce the manufacturing cost.例文帳に追加

半導体不揮発性メモリセルをより簡便な方法で動作させることができ、かつ製造コストの低減が可能であるメモリについて、メモリサイズの低減化とともに、ワード線と、情報を記録する第１及び第２電荷蓄積部との間隔を十分に確保してメモリセルをアレイ化できる実装構造を提供する。 - 特許庁

The nonvolatile semiconductor memory comprises a memory cell array region 210 where a plurality of memory cells 100, having two MONO memory cells 108A and 108B controlled by a word gate 104 and control gates 106A and 106B, are arranged in directions A and B, and fist and second select regions 220 and 222.例文帳に追加

不揮発性半導体記憶装置は、ワードゲート１０４とコントロールゲート１０６Ａ，１０６Ｂにより制御される２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域２１０と、第１，第２の選択領域２２０，２２２とを有する。 - 特許庁

The substrate 100 for electrooptical device which has a memory cell array including a plurality of memory cells 101 arrayed in matrix and digitally driven is characterized in that each memory cell 101 has an analog switch SW1 inverting the phase of supplied data and data whose phase is already inverted are supplied to the memory cell 101.例文帳に追加

マトリクス状に配列されデジタル駆動される複数のメモリセル１０１を含むメモリセルアレイを有する電気光学装置用基板１００において、前記メモリセル１０１は供給されたデータの位相を反転させるアナログスイッチＳＷ１を備えること、又は既に位相を反転されたデータが前記メモリセル１０１に供給される。 - 特許庁

A nonvolatile semiconductor memory device has one word gate 104 and a memory cell array 200 in which twin memory cells 100 having first and second nonvolatile memory cells 108A, 108B controlled by first and second control gates 106A, 106B are arranged respectively in the directions of column and row.例文帳に追加

不揮発性半導体記憶装置は、１つのワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより制御される第１，第２の不揮発性メモリセル１０８Ａ，１０８Ｂとを有するツインメモリセル１００を、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ２００を有する。 - 特許庁

To achieve a higher speed for erasure processing without making external control complicated in a nonvolatile semiconductor memory device provided with a plurality of memory blocks where a plurality of electrically writable and erasable nonvolatile memory cells are arranged in an array form to enable batch data erasure, and redundant blocks to replace the memory blocks.例文帳に追加

電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、メモリブロックを置換可能な冗長ブロックを備えてなる不揮発性半導体記憶装置において、外部の制御を煩雑にせず消去処理の高速化を図る。 - 特許庁

A memory cell array comprises: a charge storage film formed on a channel region through a gate insulating film; and a plurality of memory strings being arranged and comprising memory cells that include control gates formed on the charge storage film through an inter-gate insulating film and are series-connected.例文帳に追加

メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。 - 特許庁

The device includes a memory cell array in which a plurality of memory cells are arranged, wherein each memory cell MC is formed between a bit line and a word line at an intersection of the bit line BL extending in X direction with the word line WL extending in Y direction differ from the X direction.例文帳に追加

複数のメモリセルが配置されたメモリセルアレイを備え、各メモリセルＭＣは、Ｘ方向に延びたビット線ＢＬと、Ｘ方向とは異なるＹ方向に延びたワード線ＷＬとが交差する位置に、それぞれ、ビット線とワード線とに挟まれて形成されている。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array area formed by arraying a plurality of memory cells 100 having first and second MONOS memory cells 108A and 108B controlled by a word gate and a control gate in first and second directions A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The circuit blocks CB1 to CBN include at least one memory block MB which stores image data, and at least one data driver block DB for driving data lines; and the memory block MB includes a memory cell array, a row address decoder RD, and a sense amplifier block SAB.例文帳に追加

回路ブロックＣＢ１〜ＣＢＮは、画像データを記憶する少なくとも１つのメモリブロックＭＢと、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢを含み、メモリブロックＭＢは、メモリセルアレイとローアドレスデコーダＲＤとセンスアンプブロックＳＢを含む。 - 特許庁

The column control circuit 2 and the raw control circuit 3 execute data write-in operation for applying voltage required for writing data in the memory cell of the memory cell array 1 and data erasing operation for applying data required for erasing of data to the other memory cell simultaneously.例文帳に追加

カラム制御回路２及びロウ制御回路３は、メモリセルアレイ１の一のメモリセルにデータの書き込みに必要な電圧を印加するデータ書き込み動作と、他のメモリセルにデータの消去に必要な電圧を印加するデータ消去動作とを同時に実行する。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment includes: a memory cell array; a plurality of memory strings; a drain side selection transistor; a source side selection transistor; a plurality of word lines; a plurality of bit lines; a source line; a drain side selection gate line; a source side selection gate line; and a controlling circuit.例文帳に追加

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。 - 特許庁

To provide a technique for increasing a rewriting current without increasing a power supply voltage and also reducing location dependency inside a memory array of a resistive state after the rewriting, in a resistance change type memory in which the resistance values of memory cells are changed between "1" and "0" of logical values.例文帳に追加

メモリセルの抵抗値が論理値“１”と“０”の間で変化する抵抗変化型メモリにおいて、電源電圧を高くすることなく書き換え電流を増大し、同時に書き換え後の抵抗状態のメモリアレイ内場所依存性を低減する技術を提供する。 - 特許庁

To improve a transfer speed performance and reliability for a phase change memory that has a memory array structure in which a plurality of memory bits having a current selector switch and phase change film electrically formed in parallel are electrically arranged in series.例文帳に追加

電流切り替え用スイッチと相変化膜とが電気的に並列に形成されたメモリビットの複数個を電気的に直列に配置したメモリアレイ構造を持つ相変化メモリにおいて、転送速度性能の向上と信頼性の向上とを共に実現する。 - 特許庁

In a state wherein a silicon nitride film is used as a charge-trap film of each of memory cells MS arranged in a matrix in a memory cell array 1. silicon oxide films are used as gate insulating films of selection transistors SG1, SG2 included in a NAND cell MS together with the memory cell MC.例文帳に追加

メモリセルアレイ１にマトリクス状に配置されたメモリセルＭＣのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルＭＣとともにＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、シリコン酸窒化膜を用いる。 - 特許庁

A semiconductor memory device has a memory array that is structured by stacking a plurality of middle memory column units MM, each of which is composed of a unit of a column unit M group that is composed of a plurality of adjacent column units and a Y decoder means K that is connected to the column unit M group.例文帳に追加

半導体メモリ装置は、隣接する複数のコラム単位から成るコラム単位Ｍ群と、このコラム単位Ｍ群に接続するＹデコーダ手段Ｋの単位とで構成する中メモリコラム単位ＭＭが複数積み重なって構成するメモリアレイを有する。 - 特許庁

This sense amplifier (38) comprises differential amplifiers (Q5, Q6) provided with first and second input nodes (74, 75), and reads out data in a multiple-state memory cell (RM) of a resistive memory array (30) responding to read-out voltage (VR) applied to both ends of the memory cell (RM) being sensed.例文帳に追加

第1と第2の入力ノード(74,75)を備えた差動増幅器(Q5,Q6)を含み、センシングされるメモリセル(Ｒ_Ｍ)の両端に印加される読み取り電圧(VR)に応答して、抵抗性メモリアレイ(30)の複数状態メモリセル(Ｒ_Ｍ)のデータを読み取るためのセンス増幅器(38)が提供される。 - 特許庁

When a slice having many blocks which are already spread and logically integrated is provided, a memory generation tool (330) by this invention is optimized so as to be suitable for requirements of a memory of a customer in consideration of a usable spreading memory and a gate array of the slice.例文帳に追加

既に拡散され論理的に集積された多数のブロックを有するスライスが与えられた場合に、本発明によるメモリ生成ツール（３３０）は、スライスの利用可能な拡散メモリとゲート・アレイとを考慮して、カスタマのメモリに対する要件に合うように最適化する。 - 特許庁

Block selection information RDATA which indicates necessity or needlessness of refresh in the block unit of a memory cell array is stored in latch means 20-1, 20-2.例文帳に追加

ラッチ手段２０−１，２０−２には、メモリセルアレイのブロック単位にリフレッシュの要、不要を示すブロック選択情報ＲＢＤＡＴＡが格納される。 - 特許庁

The multilevel array is used for storing high density data, in which read speed is not essential such as storing an operation code of a system, including a memory device.例文帳に追加

マルチレベルアレイは、例えばメモリデバイスを含むシステムの動作コードの記憶のような読出しスピードが重要ではない高密度データの記憶に使われる。 - 特許庁

The rewriting control unit 120 interrupts the control flow for each time when one divided control flow is completed, and makes the memory array 130 readable.例文帳に追加

書き換え制御部１２０は、１つの分割制御フローが完了する毎に制御フローを中断し、メモリアレイ１３０を読み出し可能な状態にする。 - 特許庁

To provide a semiconductor device, reducing a test time for outputting a result of comparing a data pattern for testing with a data read out from a memory cell array.例文帳に追加

テスト用のデータパターンとメモリセルアレイから読み出したデータとの比較結果を出力するテスト時間を短縮する半導体記憶装置を提供する。 - 特許庁

Since the memory can carry out the reading of data without providing access transistors ATRs corresponding to respective tunnel magneto resistance elements TMRs, the array area can be miniaturized.例文帳に追加

各トンネル磁気抵抗素子ＴＭＲに対応してアクセストランジスタＡＴＲを設けることなくデータ読出を実行できるので、アレイ面積を小型化できる。 - 特許庁

For example, A page buffer is divided into two groups (31, 32) for a memory cell array 10, and word lines WLi are bisected (WL1_i, WLr_i) at the divided position.例文帳に追加

たとえば、メモリセルアレイ１０に対し、ページバッファを２つのグループ（３１，３２）に分割し、その分割した位置でワード線ＷＬｉを２分割（ＷＬｌ＿ｉ，ＷＬｒ＿ｉ）する。 - 特許庁

In a semiconductor device 1, a memory cell array 20 is divided into four blocks, that is, a block (0) 22A, a block (1) 22B, a block (2) 22C and a block (3) 22 D.例文帳に追加

半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄに分割されている。 - 特許庁

An integrated circuit of an nonvolatile memory cell array comprises a dielectric stack layer over a substrate, and an ion implementation region in the substrate under the dielectric stack layer.例文帳に追加

不揮発性メモリセルアレイの集積回路は、基板を覆う誘電体スタック層と、該誘電体スタック層下の該基板内のイオン注入領域とを有する。 - 特許庁

A slimmed sidewall core 4 is formed in a memory cell array area 1a by patterning a polysilicon layer formed on a silicon nitride layer 3.例文帳に追加

窒化シリコン層３上に形成されたポリシリコン層をパターニングすることによってメモリセルアレイ領域１ａにスリミングされたサイドウォールコア４を形成する。 - 特許庁

The word line voltage generating circuit 2 changes a word line voltage Vw1 output to the memory cell array 4 in accordance with fluctuations of the reference voltage Vref.例文帳に追加

ワード線電圧生成回路２は、メモリセルアレイ４へ出力されるワード線電圧Ｖｗｌを、リファレンス電圧Ｖｒｅｆの変動に応じて、変化させる。 - 特許庁

The NVM device 110 includes a non-volatile memory cell array and a writing state machine 115 for monitoring a pass signal of the immediately preceding program operation in a standby state.例文帳に追加

ＮＶＭデバイス１１０は、不揮発性メモリ・セルのアレイと直前の待ち状態のプログラム動作のパスをモニタするための書込み状態マシン１１５とを備える。 - 特許庁

To achieve a reduction of the power consumption in a liquid crystal display in which a digital memory and its control signal generating circuit are formed on an array substrate.例文帳に追加

ディジタルメモリとその制御信号発生回路をアレイ基板上に形成した液晶表示装置において、消費電力の低減を実現する。 - 特許庁

A write latch 304 is coupled between a data buffer 330 and a memory array 310 to latch data provided on a data communication connection terminal 306.例文帳に追加

データバッファ３３０とメモリアレイ３１０の間には、データ通信接続端子３０６に供給されるデータをラッチするための書き込みラッチ３０４が接続される。 - 特許庁

Thereby, defect of a power source current at the time of the data processing section 3 never be hidden by the defect of power source current at the standby time of the memory array 122.例文帳に追加

これにより、データ処理部３の待機時電源電流不良がメモリアレイ１２２の待機時電源電流不良に隠れてしまうことがなくなる。 - 特許庁

An image sensor 100 includes a sensor or a pixel array (102), a data memory (110) and a logic circuit (114) and they are all fabricated on the same integrated chip.例文帳に追加

イメージセンサ１００は、センサすなわち画素アレイ（１０２）、データメモリ（１１０）及び論理回路（１１４）を含み、これらは全て同じ集積チップ上に設けられている。 - 特許庁