「Memory Array」に関連した英語例文の一覧と使い方(41ページ目) - Weblio英語例文検索

Then a flip-flop FF2 retrieves the request from the command decoder at the clock timing from the clock phase adjusting unit 130 to supply it to a memory cell array 200.例文帳に追加

そして、フリップフロップFF_2は、クロック位相調整部130からのクロックタイミングでコマンドデコーダからの要求を取り込んでメモリセルアレイ200に供給する。 - 特許庁

The memory elements are disposed on a multilayer array in an interface region at cross points between the side face of the conductive stripe chip on the stack and the conductive lines.例文帳に追加

記憶素子は、スタック上の電導性帯片の側面と導電線との間の交点における界面領域の多層アレイに設けられる。 - 特許庁

The first memory 2 includes a peripheral circuit 4 to which the first and second voltages are supplied, and a cell array core 3 to which the first and third voltages are supplied.例文帳に追加

第１メモリ２は、第１、第２電圧を供給される周辺回路４、第１、第３電圧が供給されるセルアレイコア３を含む。 - 特許庁

Many embossed, cured, and etched layers are provided on a flexible substrate to use the layers in a PIRM intersecting point memory array.例文帳に追加

ＰＩＲＭ交点メモリアレイにおいて用いるために、フレキシブル基板上にエンボス加工され、硬化され、さらにエッチングされた多数の層が設けられる。 - 特許庁

The data memory section 35 stores a plurality of pieces of characteristic data which is measured beforehand in relation to each of LED elements forming an LED array 31.例文帳に追加

データ記憶部３５は、ＬＥＤアレイ３１を構成する各ＬＥＤ素子に関し、予め測定された複数の特性データを記憶する。 - 特許庁

To prevent matching displacement of a bit line contact isolation region from a bit line diffusion layer in a bit line backing region of a virtual ground type memory cell array.例文帳に追加

仮想接地式メモリセルアレイのビット線裏打ち領域において、ビット線コンタクト分離領域とビット線拡散層との合わせズレを防ぐ。 - 特許庁

The semiconductor memory device 1 has a memory cell array in which nonvolatile memory cells electrically re-writable are arranged, a data holding circuit holding read data or write data of a batch processing unit of the memory cell array to be simultaneously read and written, and a data state discriminating circuit discriminating successively the state of the data in the batch processing unit held by the data holding circuit for each of a plurality of area.例文帳に追加

半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの同時に読み出し或いは書き込みされる一括処理単位の読み出しデータ或いは書き込みデータを保持するデータ保持回路と、前記データ保持回路が保持する一括処理単位のデータ状態を、複数領域に分けて順次判定するデータ状態判定回路とを有する。 - 特許庁

This device is constituted of a memory cell array, and a differential amplifier and a latch circuit in which for first waiting time operation, each of a pair of signal outputted from the memory cell array is latched an outputted responding to an enable-signal, for second waiting time operation, voltage difference of each of a pair of signal outputted from the memory cell array is amplified and outputted responding to an enable-signal.例文帳に追加

半導体メモリ装置及びそのデータ読出し方法であって、メモリセルアレイ、及び第１待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々をラッチして出力し、第２待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅及びラッチ回路で構成されている。 - 特許庁

The nonvolatile semiconductor memory comprises a memory cell array region 210 where a plurality of memory cells 100, having two MONO memory cells 108A and 108B controlled by a word gate 104 and control gates 106A and 106B, are arranged in directions A and B, and fist and second select regions 220 and 222.例文帳に追加

不揮発性半導体記憶装置は、ワードゲート１０４とコントロールゲート１０６Ａ，１０６Ｂにより制御される２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域２１０と、第１，第２の選択領域２２０，２２２とを有する。 - 特許庁

The substrate 100 for electrooptical device which has a memory cell array including a plurality of memory cells 101 arrayed in matrix and digitally driven is characterized in that each memory cell 101 has an analog switch SW1 inverting the phase of supplied data and data whose phase is already inverted are supplied to the memory cell 101.例文帳に追加

マトリクス状に配列されデジタル駆動される複数のメモリセル１０１を含むメモリセルアレイを有する電気光学装置用基板１００において、前記メモリセル１０１は供給されたデータの位相を反転させるアナログスイッチＳＷ１を備えること、又は既に位相を反転されたデータが前記メモリセル１０１に供給される。 - 特許庁

A memory array part as a DRAM or an SRAM is provided in the package of a memory IC chip as a semiconductor memory device, and in addition to this, a plurality of interface modules corresponding to various memory types such as an SDR, a DDR, a DDR2...a DDR(n), the SRAM, a DPRAM, a FIFO are also provided.例文帳に追加

半導体メモリ装置としてのメモリＩＣチップのパッケージ内に、ＤＲＡＭ又はＳＲＡＭとしてのメモリアレイ部が設けられていることに加え、例えばＳＤＲ、ＤＤＲ、ＤＤＲ２・・・ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯ等の各種のメモリタイプに応じた複数のインターフェースモジュールも設けられているようにする。 - 特許庁

The programming method of a nonvolatile memory device includes: a step of executing a plurality of programming loops in a memory cell in a memory cell array; and a step of changing program inhibit voltage applied to a bit line of a memory cell in which programming is completed when a plurality of programming loops are executed.例文帳に追加

本発明の実施形態に係る不揮発性メモリ装置のプログラミング方法は、メモリセルアレイ内のメモリセルにおいて複数のプログラミングループを実行する段階と、複数のプログラミングループを実行する時、プログラミングが完了されたメモリセルのビットラインに印加するプログラム禁止電圧を変更する段階とを含む。 - 特許庁

The MONOS memory 2 has a memory cell array in which a plurality of memory cells storing data by accumulating electric charges in an electric charge trap in a plurality of ferroelectric films laminated on the semiconductor are arranged in a matrix state and memory cells are connected by a plurality of common lines of a row direction and a column direction.例文帳に追加

ＭＯＮＯＳメモリ２が、半導体上に積層された複数の誘電体膜内の電荷トラップに電荷を蓄積してデータを記憶する複数のメモリセルを行列状に配置させ、行方向および列方向の複数の共通線によりメモリセル間を接続させたメモリセルアレイを有している。 - 特許庁

To provide a mounting structure, capable of reducing a memory size and sufficiently ensuring the interval between a word line and first and second charge accumulation sections for recording information for changing a memory cell into an array for a memory, that can make a semiconductor non-volatile memory cell operate by a simpler method and can reduce the manufacturing cost.例文帳に追加

半導体不揮発性メモリセルをより簡便な方法で動作させることができ、かつ製造コストの低減が可能であるメモリについて、メモリサイズの低減化とともに、ワード線と、情報を記録する第１及び第２電荷蓄積部との間隔を十分に確保してメモリセルをアレイ化できる実装構造を提供する。 - 特許庁

To resolve the problem of memory cell region size increase and large increase of memory cell array region, in the case that the size of the memory cell region increases in the row direction, caused by the influence of the connection hole for connecting a first layer bit line and a second layer bit line in a semiconductor memory device constituted by the bit lines of two layers.例文帳に追加

２層のビット線で構成される半導体記憶装置において、第１層のビット線と第２層のビット線を接続する接続孔の影響により、メモリセル領域の行方向のサイズ大きくなる場合に、メモリセル領域のサイズが拡大し、さらにはメモリセルアレイ面積が大幅に拡大する。 - 特許庁

A memory dump means 11 extracts a memory image in each fixed size, and a compressed file outputting means 12 compresses the extracted memory image, and outputs it to a compressed dump file 31, and a map preparing means 13 records the relative position of the start position of the outputted compressed memory image from the leading of the file as offset in array 21.例文帳に追加

メモリダンプ手段１１は一定サイズ毎にメモリイメージを取り出し、圧縮ファイル出力手段１２は取り出されたメモリイメージを圧縮して圧縮ダンプファイル３１に出力し、マップ作成手段１３は出力した圧縮メモリイメージの開始位置のファイルの先頭からの相対位置をオフセットとして配列２１に記録する。 - 特許庁

A nonvolatile semiconductor memory device has one word gate 104 and a memory cell array 200 in which twin memory cells 100 having first and second nonvolatile memory cells 108A, 108B controlled by first and second control gates 106A, 106B are arranged respectively in the directions of column and row.例文帳に追加

不揮発性半導体記憶装置は、１つのワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより制御される第１，第２の不揮発性メモリセル１０８Ａ，１０８Ｂとを有するツインメモリセル１００を、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ２００を有する。 - 特許庁

To achieve a higher speed for erasure processing without making external control complicated in a nonvolatile semiconductor memory device provided with a plurality of memory blocks where a plurality of electrically writable and erasable nonvolatile memory cells are arranged in an array form to enable batch data erasure, and redundant blocks to replace the memory blocks.例文帳に追加

電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、メモリブロックを置換可能な冗長ブロックを備えてなる不揮発性半導体記憶装置において、外部の制御を煩雑にせず消去処理の高速化を図る。 - 特許庁

To improve a transfer speed performance and reliability for a phase change memory that has a memory array structure in which a plurality of memory bits having a current selector switch and phase change film electrically formed in parallel are electrically arranged in series.例文帳に追加

電流切り替え用スイッチと相変化膜とが電気的に並列に形成されたメモリビットの複数個を電気的に直列に配置したメモリアレイ構造を持つ相変化メモリにおいて、転送速度性能の向上と信頼性の向上とを共に実現する。 - 特許庁

The circuit blocks CB1 to CBN include at least one memory block MB which stores image data, and at least one data driver block DB for driving data lines; and the memory block MB includes a memory cell array, a row address decoder RD, and a sense amplifier block SAB.例文帳に追加

回路ブロックＣＢ１〜ＣＢＮは、画像データを記憶する少なくとも１つのメモリブロックＭＢと、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢを含み、メモリブロックＭＢは、メモリセルアレイとローアドレスデコーダＲＤとセンスアンプブロックＳＢを含む。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment includes: a memory cell array; a plurality of memory strings; a drain side selection transistor; a source side selection transistor; a plurality of word lines; a plurality of bit lines; a source line; a drain side selection gate line; a source side selection gate line; and a controlling circuit.例文帳に追加

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。 - 特許庁

The column control circuit 2 and the raw control circuit 3 execute data write-in operation for applying voltage required for writing data in the memory cell of the memory cell array 1 and data erasing operation for applying data required for erasing of data to the other memory cell simultaneously.例文帳に追加

カラム制御回路２及びロウ制御回路３は、メモリセルアレイ１の一のメモリセルにデータの書き込みに必要な電圧を印加するデータ書き込み動作と、他のメモリセルにデータの消去に必要な電圧を印加するデータ消去動作とを同時に実行する。 - 特許庁

A memory cell array comprises: a charge storage film formed on a channel region through a gate insulating film; and a plurality of memory strings being arranged and comprising memory cells that include control gates formed on the charge storage film through an inter-gate insulating film and are series-connected.例文帳に追加

メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。 - 特許庁

The device includes a memory cell array in which a plurality of memory cells are arranged, wherein each memory cell MC is formed between a bit line and a word line at an intersection of the bit line BL extending in X direction with the word line WL extending in Y direction differ from the X direction.例文帳に追加

複数のメモリセルが配置されたメモリセルアレイを備え、各メモリセルＭＣは、Ｘ方向に延びたビット線ＢＬと、Ｘ方向とは異なるＹ方向に延びたワード線ＷＬとが交差する位置に、それぞれ、ビット線とワード線とに挟まれて形成されている。 - 特許庁

In a state wherein a silicon nitride film is used as a charge-trap film of each of memory cells MS arranged in a matrix in a memory cell array 1. silicon oxide films are used as gate insulating films of selection transistors SG1, SG2 included in a NAND cell MS together with the memory cell MC.例文帳に追加

メモリセルアレイ１にマトリクス状に配置されたメモリセルＭＣのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルＭＣとともにＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、シリコン酸窒化膜を用いる。 - 特許庁

To provide a technique for increasing a rewriting current without increasing a power supply voltage and also reducing location dependency inside a memory array of a resistive state after the rewriting, in a resistance change type memory in which the resistance values of memory cells are changed between "1" and "0" of logical values.例文帳に追加

メモリセルの抵抗値が論理値“１”と“０”の間で変化する抵抗変化型メモリにおいて、電源電圧を高くすることなく書き換え電流を増大し、同時に書き換え後の抵抗状態のメモリアレイ内場所依存性を低減する技術を提供する。 - 特許庁

This sense amplifier (38) comprises differential amplifiers (Q5, Q6) provided with first and second input nodes (74, 75), and reads out data in a multiple-state memory cell (RM) of a resistive memory array (30) responding to read-out voltage (VR) applied to both ends of the memory cell (RM) being sensed.例文帳に追加

第1と第2の入力ノード(74,75)を備えた差動増幅器(Q5,Q6)を含み、センシングされるメモリセル(Ｒ_Ｍ)の両端に印加される読み取り電圧(VR)に応答して、抵抗性メモリアレイ(30)の複数状態メモリセル(Ｒ_Ｍ)のデータを読み取るためのセンス増幅器(38)が提供される。 - 特許庁

A semiconductor memory device has a memory array that is structured by stacking a plurality of middle memory column units MM, each of which is composed of a unit of a column unit M group that is composed of a plurality of adjacent column units and a Y decoder means K that is connected to the column unit M group.例文帳に追加

半導体メモリ装置は、隣接する複数のコラム単位から成るコラム単位Ｍ群と、このコラム単位Ｍ群に接続するＹデコーダ手段Ｋの単位とで構成する中メモリコラム単位ＭＭが複数積み重なって構成するメモリアレイを有する。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array area formed by arraying a plurality of memory cells 100 having first and second MONOS memory cells 108A and 108B controlled by a word gate and a control gate in first and second directions A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

When a slice having many blocks which are already spread and logically integrated is provided, a memory generation tool (330) by this invention is optimized so as to be suitable for requirements of a memory of a customer in consideration of a usable spreading memory and a gate array of the slice.例文帳に追加

既に拡散され論理的に集積された多数のブロックを有するスライスが与えられた場合に、本発明によるメモリ生成ツール（３３０）は、スライスの利用可能な拡散メモリとゲート・アレイとを考慮して、カスタマのメモリに対する要件に合うように最適化する。 - 特許庁

A memory cell array 21 has a plurality of pages, multi-level data is stored in a first region of each page, and binary data is stored in predetermined second region.例文帳に追加

メモリセルアレイ２１は、複数のページを有し、各ページの第１の領域に多値データが記憶され、予め定められた第２の領域に２値データが記憶される。 - 特許庁

When changing to the ROM, an electrode plate which was a storage node of a capacitor of a DRAM is connected in units of memory cell array, and this is connected to a stationary potential.例文帳に追加

ＲＯＭに変更する際には、ＤＲＡＭのキャパシタのストレージノードであった電極プレートをメモリセルアレイ単位で接続し、これを固定電位に結合する。 - 特許庁

A source line of a nonvolatile memory cell array is grounded through an element having a resistance component, and a resistance value is switched depending on the time of write-in operation and the read-out operation.例文帳に追加

不揮発性メモリセルアレイのソース線を抵抗成分をもつ素子を介して接地し、書き込み動作時と読み出し動作時で抵抗値を切り換える。 - 特許庁

Then, a ferroelectric nonvolatile memory array 90 is configured by approximately parallel locating the ferroelectric nonvolatile memories 80.例文帳に追加

そして、本発明の強誘電体不揮発性メモリアレイ９０は、本発明の強誘電体不揮発性メモリ８０がほぼ平行に配置されて構成されている。 - 特許庁

For example, A page buffer is divided into two groups (31, 32) for a memory cell array 10, and word lines WLi are bisected (WL1_i, WLr_i) at the divided position.例文帳に追加

たとえば、メモリセルアレイ１０に対し、ページバッファを２つのグループ（３１，３２）に分割し、その分割した位置でワード線ＷＬｉを２分割（ＷＬｌ＿ｉ，ＷＬｒ＿ｉ）する。 - 特許庁

In a semiconductor device 1, a memory cell array 20 is divided into four blocks, that is, a block (0) 22A, a block (1) 22B, a block (2) 22C and a block (3) 22 D.例文帳に追加

半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄに分割されている。 - 特許庁

To solve the problem that an FG-type NAND memory cell array, which is made fine, has potential interference between proximity cells and becomes unstable in operation due to malfunction, depending on the circumstances.例文帳に追加

微細化されたＦＧ型ＮＡＮＤメモリセルアレイでは、近接セル間で電位干渉が生じ、動作が不安定になり、場合によっては誤動作する。 - 特許庁

In a data storage device including a flash array 58 and a universal serial bus (USB) controller 56 in conformity with the USB specification, a unit 46 includes an erasable nonvolatile memory module called a flash module 58, which can receive a write command and a read command from a host platform 44.例文帳に追加

ＵＳＢ仕様に適合性がある、フラッシュアレイ５８及びユニバーサル・シリアル・バス（ＵＳＢ）制御器５６から構成されたデータ記憶装置。 - 特許庁

The nonvolatile memory array has word lines arranged at intervals of a sub-F (sub-minimum characteristic size F) width, and bit lines substantially perpendicular to the word lines.例文帳に追加

不揮発性メモリアレイは、サブＦ（サブ最小特徴サイズＦ）幅だけ離間して配置されたワード線と、該ワード線にほぼ垂直なビット線とを有する。 - 特許庁

In a semiconductor device 1, a memory cell array is divided into a block (0) 22A, a block (1) 22B, a block (2) 22C and a block (3) 22D.例文帳に追加

半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄに分割されている。 - 特許庁

The array comprises a first bank (N) and a second bank (N+1) of a memory cell, the first bank is separated from the second bank by one group of selection lines.例文帳に追加

アレイは、メモリセルの第１のバンク（Ｎ）及び第２のバンク（Ｎ＋１）を含み、第１のバンクは１組の選択ラインによって第２のバンクから分離されている。 - 特許庁

To provide a burn-in method and apparatus which can accelerate burn-in, not only in a memory cell array part but also even a peripheral circuit part or logic circuit part.例文帳に追加

メモリセルアレイ部のみならず、周辺回路部やロジック回路部においてもバーンインの加速化を図ることが可能なバーンイン方法及び装置を得る。 - 特許庁

A first initial setting data area 20 and a second initial setting data area 21 are set in a memory cell array 1 according to different operating conditions.例文帳に追加

メモリセルアレイ１には、異なる動作条件に応じて２つの第１初期設定データ領域２０及び第２初期設定データ領域２１が設定されている。 - 特許庁

A bit line driver and a common line driver which drive the bit line and the common line upon a write of data, respectively are disposed opposing to both sides of the memory cell array.例文帳に追加

データ書込時にビット線およびコモン線をそれぞれ駆動するビット線ドライバおよびコモン線ドライバを、メモリセルアレイの両側に対向して配置する。 - 特許庁

A memory cell array 1 has a ferroelectric capacitor of which one end is connected to bit lines BL, BBL via a transistor and the other end is connected to plate lines PL, BPL.例文帳に追加

メモリセルアレイ１は、トランジスタを介して一端がビット線ＢＬ，ＢＢＬに、他端がプレート線ＰＬ，ＢＰＬに接続される強誘電体キャパシタを持つ。 - 特許庁