「Memory Array」に関連した英語例文の一覧と使い方(30ページ目) - Weblio英語例文検索

To provide a semiconductor memory, in which the improvement in the speed and decrease in the consumed electric current are possible, in the semiconductor memory which is provided with a self refresh function and of which the memory array is formed from a DRAM.例文帳に追加

セルフリフレッシュ機能を備えメモリアレイがＤＲＡＭにより形成された半導体記憶装置において、高速化及び消費電流の低減が可能な半導体記憶装置を提供する。 - 特許庁

The temperature sensor 150 detects the temperature (T) of the memory device 150, uses the data from the temperature sensor 150 and the reference memory cell 160 and updates writing current (Ix_PA, Iy_PA, Ix_AP, Iy_AP, Ix and Iy) used to program the array 100 of the memory cell 130.例文帳に追加

温度センサ(150)は、メモリデバイス(50)の温度(T)を検出し、温度センサ(150)及び基準メモリセル(160)からのデータを用いて、メモリセル(130)のアレイ(100)をプログラムするために使用される書き込み電流（Ix_PA、Iy_PA, Ix_AP, Iy_AP, Ix, Iy)を更新する。 - 特許庁

To provide a memory cell formed with an FET (Field-Effect Transistor) having a floating channel or a floating gate, and a memory array comprising a plurality of memory cells.例文帳に追加

浮動チャネルまたは浮動ゲートを持つＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））により形成されたメモリセル、複数のメモリセルから成るメモリアレイの提供。 - 特許庁

To provide a semiconductor integrated circuit in which a memory array region is divided independently without affecting each other and a self test of internal memory itself can be performed with one internal memory and less hardware constitution.例文帳に追加

１つの内部メモリと少ないハードウェア構成でメモリアレイ領域を互いに影響なく独立に分割し、内部メモリ自体のセルフテストを行うことができる半導体集積回路を提供する。 - 特許庁

The nonvolatile semiconductor memory includes a memory cell array of a number of nonvolatile memory cells, a program voltage generator switching a current supply amount based on the number of memory cells to be programmed simultaneously out of those memory cells, and a selector circuit to pick up the memory cell to be programmed out of a number of memory cells and to supply the current of the program voltage generator outputs.例文帳に追加

複数の不揮発性メモリセルが配列されたメモリセルアレイと、複数のメモリセルのうち、同時にプログラムするメモリセルの数に基づいて電流供給量を切り換えるプログラム電圧発生部と、プログラム電圧発生部が出力する電流を複数のメモリセルのうち、プログラムするメモリセルを選択して電流を流す選択回路と、を備える。 - 特許庁

A nonvolatile semiconductor memory device includes a memory section comprising a memory cell array in which nonvolatile memory cells are disposed in matrix and having a binary data storage region for storing binary data with single threshold for data identification and a multi-valued data storage region for storing multi-valued data with multiple thresholds for data identification, and a memory controller controlling the memory section.例文帳に追加

不揮発性メモリセルをマトリクス状に配列してなるメモリセルアレイからなり、データ識別のしきい値が１つの２値データを記憶する２値データ記憶領域とデータ識別のしきい値が複数の多値データを記憶する多値データ記憶領域とを有するメモリ部と、このメモリ部を制御するメモリコントローラとを備える。 - 特許庁

A control part 7 reads the threshold level of a second memory cell adjacent to a first memory cell in the memory cell array, decides a correction value corresponding to the threshold level read from the second memory cell, the decided correction value is added to the read level of the first memory cell, and reads the threshold level of the first memory cell.例文帳に追加

制御部７は、メモリセルアレイ内の第１のメモリセルに隣接する第２のメモリセルの閾値レベルを読み出し、前記第２のメモリセルから読み出された閾値レベルに応じた補正値を決定し、前記決定した補正値を前記第１のメモリセルの読み出しレベルに加えて、前記第１のメモリセルの閾値レベルを読み出す。 - 特許庁

The control device includes: a sector protection setting control part 90 which sets a sector protection area for storing data to be written in a memory array area 120 composed of a plurality of sector areas; and a memory sector control part 110 which analyzes sector protection information applied from a register array 100 and controls a corresponding sector in the memory array area.例文帳に追加

複数のセクター領域で構成されているメモリアレイ領域１２０に書き込まれるデータを保存するためのセクター保護領域を設けるセクター保護設定制御部９０を備え、レジスタアレイ１００から印加されるセクター保護情報を解析し、メモリアレイ領域の該当セクターを制御するメモリセクター制御部１１０を備える。 - 特許庁

A semiconductor memory device comprises: a memory cell array in which a plurality of memory cells are arranged in a matrix shape; a decoder selecting a memory cell to perform operation from among the plurality of memory cells depending on a control signal; and a control circuit selecting whether to output the control signal to the decoder.例文帳に追加

半導体記憶装置に、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を設ける。 - 特許庁

To reduce chip cost by reducing the off leak current of a memory cell connected with a bit line even in a large scale memory core and increasing the number of memory cells connected with one word line thereby reducing the total area of the memory core, and to facilitate patterning when the mask of a memory cell array is formed.例文帳に追加

規模の大きいメモリコアにおいてもビット線に接続されるメモリセルのオフリーク電流を低減し、１本のワード線あたりに接続されるメモリセル数を増やしてメモリコア全体での面積削減によるチップコストの削減を実現し、またメモリセルアレイ部のマスク作成時のパターニングを容易にする。 - 特許庁

A NAND-type flash memory device has a memory cell array, divided into many unit memory cell arrays having many memory strings, many word line drivers arranged corresponding to each of unit memory cell arrays, and many source lines selected independently by a word line decoder.例文帳に追加

本発明よるＮＡＮＤ型フラッシュメモリ装置は、多数のメモリストリングを各々有する多数の単位メモリセルアレイに分割されたメモリセルアレイと、単位メモリセルアレイ各々に対応して配置された多数のワードラインドライバと、ワードラインデコーダによって独立的に選択される多数のソースラインとを有する。 - 特許庁

The phase change memory apparatus is provided with a memory array provided with a plurality of phase change memory cells, word lines connected to respective phase change memory cells, a voltage of the word line connected to a selected phase change memory cells, at the time of read operation, is transitioned between at least two voltage stages having different voltage levels.例文帳に追加

相変化メモリ装置は、複数の相変化メモリセルを備えるメモリアレイと、それぞれの相変化メモリセルに接続されるワードラインと、を備え、読み出し動作時に、選択された相変化メモリセルに接続されたワードラインの電圧レベルは、相異なる少なくとも２段階の電圧レベルを有する。 - 特許庁

A memory cell array of the non-volatile semiconductor memory comprises memory cells 1 arranged in two-dimensional matrices, a plurality of memory word lines 2 which are arranged in rows and are connected to the gates of the memory cells 1, main bit lines 6 arranged in columns, and sub-bit lines 3, and source lines 11.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイは、２次元の行列状に配置されたメモリセル１と、行方向に配置され、メモリセル１のゲートに接続された複数のメモリワード線２と、列方向に配置された主ビット線６，副ビット線３及びソース線１１とを備える。 - 特許庁

A memory cell comprises a ferroelectric gate type dual-gate thin-film transistor, wherein a thin transistor is provided on both surfaces of a ferroelectric thin film 1, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array.例文帳に追加

強誘電体薄膜１の両面に薄膜トランジスタを設けた強誘電体ゲート型デュアルゲート薄膜トランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。 - 特許庁

In this disk array device comprising a dual cache memory, when a part of the cache memory 12 is failed, only a memory area (Area1) where the failure occurs is closed and reallocated to the other memory area (Area2) of the same cache memory 12, and the I/O process is continued.例文帳に追加

２重のキャッシュメモリを備えたディスクアレイ装置において、キャッシュメモリ１２の一部に障害が発生した場合、障害が発生したメモリ領域（Ａｒｅａ１）のみを閉塞させ、これを同じキャッシュメモリ１２の他のメモリ領域（Ａｒｅａ２）に再割り当てしてＩ／Ｏ処理を継続する構成とする。 - 特許庁

A semiconductor memory device 1 is provided with a normal RAM 2, a redundancy RAM 3 provided independently from the normal RAM 2, serving as the redundancy circuit, and a control unit 4 for replacing a normal memory cell array of the normal RAM 2 by a redundancy memory cell array of the redundancy RAM 3.例文帳に追加

半導体記憶装置１は、正規ＲＡＭ２と、正規ＲＡＭ２とは独立して設けられ、冗長回路として機能する冗長ＲＡＭ３と、正規ＲＡＭ２の正規メモリセルアレイを、冗長ＲＡＭ３の冗長メモリセルアレイで置換する制御部４とを備えている。 - 特許庁

Flash memory devices include at least one flash memory array and an address comparison circuit that is configured to indicate whether an applied row address associated with a first operation (that is. program, erase) is within or outside the unlock area of at least the one flash memory array.例文帳に追加

フラッシュメモリ装置は、一つ以上のフラッシュメモリアレイ及び第１動作(すなわち、プログラム、消去)と関連付けて供給される供給アドレスが一つ以上のフラッシュメモリアレイの解除領域の内部にあるか外部にあるかを指示するように構成されたアドレス比較回路を含む。 - 特許庁

The first memory array block consists of mask ROM cells to be programmed with predetermined data during a semiconductor manufacturing process, and the second memory array block consists of (EEPROM) cells or flash memory cells to be programmed or erased with predetermined data after the semiconductor manufacturing process.例文帳に追加

第１群のメモリアレイブロックは半導体製造工程中に所定データでプログラムされるマスクＲＯＭセルで構成され、第２群のメモリアレイブロックは半導体製造工程後に所定データでプログラムされるか、または消去されるＥＥＰＲＯＭセルまたはフラッシュメモリセルで構成される。 - 特許庁

To decrease the number of registers storing trimming data read from a nonvolatile memory array to thereby reduce the area, in a nonvolatile semiconductor memory device which can perform intrinsic trimming for each device by storing trimming data in one part of a nonvolatile memory array.例文帳に追加

不揮発性メモリアレイの一部にトリミングデータを格納することで各デバイス毎に固有のトリミングを行うことのできる不揮発性半導体記憶装置において、不揮発性メモリアレイから読み出されたトリミングデータを格納するレジスタ数を減らし、面積を削減することを可能にする。 - 特許庁

A semiconductor memory is provided with a memory cell array A 140, a block selector group A 145, a memory cell array B 150, a block selector group B 155, boosting circuits 120A, 120B, lines 130A, 130B to be boosted, and a boosting control circuit 110 controlling the boosting circuits 120A, 120B.例文帳に追加

本発明の半導体記憶装置は、メモリセルアレイＡ１４０と、ブロックセレクタ群Ａ１４５と、メモリセルアレイＢ１５０と、ブロックセレクタ群Ｂ１５５と、昇圧回路１２０Ａ、１２０Ｂと、被昇圧ライン１３０Ａ、１３０Ｂと、昇圧回路１２０Ａ、１２０Ｂを制御する昇圧制御回路１１０と、を備えている。 - 特許庁

A semiconductor memory device 1 is equipped with a memory sub array 51 where memory cells 10 are arranged in a matrix form, a sense amplifier array 52 that has a plurality of sense amplifying circuits 20 for amplifying the potential of a pair of bit lines BL and BLX, and a selector 53, that selects the plurality of sense amplifying circuits 20.例文帳に追加

半導体メモリ装置１は、メモリセル１０が行列状に配置されてなるメモリサブアレイ５１と、ビット線対ＢＬ、ＢＬＸの電位を増幅する複数のセンスアンプ回路２０を有するセンスアンプアレイ５２と、複数のセンスアンプ回路２０を選択するセレクタ５３とを有している。 - 特許庁

Since a semiconductor sheet is anisotropic, and further a current generally does not flow through a flat surface of the semiconductor sheet, all memory elements are provided to a memory array lattice by putting a single anisotropic semiconductor sheet between the column line and the row line of the memory array lattice.例文帳に追加

半導体シートが異方性であるため、および電流が概して半導体シートの平面を流れないため、メモリアレイ格子の行線と列線との間に単一の異方性半導体シートを狭着することにより、メモリアレイ格子に対しすべてのメモリ素子を提供することができる。 - 特許庁

A three-dimensional stacked nonvolatile semiconductor memory includes: a memory cell array comprised of first and second blocks BK<i>, BK<i+1> disposed side by side in a first direction; and a driver 33L disposed on one end of the memory cell array in a second direction orthogonal to the first direction.例文帳に追加

本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックBK<i>, BK<i+1>から構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバ33Lとを備える。 - 特許庁

When forming a memory cell array region having a high density convex part and a periphery circuit region having a low density convex part on the semiconductor substrate, after forming a two-dimensional arrangement of capacitor 216 as a memory cell in the memory cell array region, the insulating film 217 is formed all over the surface of the semiconductor substrate.例文帳に追加

半導体基板上に凸部の密度の高いメモリセルアレイ領域と、凸部の密度の低い周辺回路領域を形成する際、メモリセルアレイ領域にメモリセルであるキャパシタ216を2次元状に配置形成した後、半導体基板上全面に絶縁膜217を形成する。 - 特許庁

The control circuit 201 having the chip connection part 300 also is decided fixedly independently of capacity of a provided memory cell array so that read and write of data for the memory cell array of the maximum capacitor can be controlled.例文帳に追加

前記チップ接続部３００を持つ制御回路２０１も、最大容量のメモリセルアレイに対するデータの読み出し及び書き込みを制御できるように、備えられるメモリセルアレイの容量に拘わらず固定的に決定される。 - 特許庁

This display device performs write processing by using the array conversion processing part 6 to a memory area where a read operation by the frame rate conversion processing part 4 has been completed, and thus the frame rate conversion processing part 4 and array conversion processing part 6 share the frame memory.例文帳に追加

配列変換処理部６による書き込みを、フレームレート変換処理部４による読み出しが終了したメモリ領域に対して行うことで、フレームレート変換処理部４と配列変換処理部６とでフレームメモリを共用する。 - 特許庁

A control circuit 51 controls a column decoder 54 and a parity column decoder 55 such that the timing of the input-output of a parity data to a memory cell array 52 is different from that of the input-output of data corresponding to the parity data to the memory cell array 52.例文帳に追加

制御回路５１は、メモリセルアレイ５２に対するパリティデータの入出力が、メモリセルアレイ５２に対するパリティデータに対応するデータの入出力のタイミングと異なるように、カラムデコーダ５４およびパリティカラムデコーダ５５を制御する。 - 特許庁

To avoid a resistance delay in a selected gate region and a peripheral circuit region while miniaturizing a memory cell array region and perform a gate processing of the memory cell array region, the selected gate region, and the peripheral circuit region simultaneously.例文帳に追加

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。 - 特許庁

When trouble occurs in the first output link, the output control unit 152 reads not only the data stored in the memory array 1 but also the data stored in the memory array 0, and outputs the data via the second output link.例文帳に追加

出力制御部１５２は、第１の出力リンクで障害が発生した場合に、メモリアレイ１に記憶されているデータだけでなく、メモリアレイ０に記憶されているデータも読み出して、第２の出力リンクを介して出力する。 - 特許庁

This control circuit is configured to block the performance of the first operation on the first flash memory array detecting an indication from the address compare circuit that the applied row address is outside the unlock area of the flash memory array.例文帳に追加

この制御回路は、アドレス比較回路から検出された供給アドレスがフラッシュメモリアレイの解除領域外部にあるという指示に応答してフラッシュメモリアレイ上での第１動作の実行を阻止するように構成される。 - 特許庁

Also the phase change memory has an array of phase change memory cells, and a read disturb system configured to identify the read disturb condition and perform the refresh operation on the array in response thereto.例文帳に追加

また、相変化メモリは、相変化メモリセルのアレイと、読み出し障害の状態を検知し、当該読み出し障害の状態の検知に応じて上記アレイにおけるリフレッシュ動作を実行するように構成される読み出し障害システムとを有する。 - 特許庁

To avoid a resistance delay in a selective gate region and a peripheral circuit region while miniaturizing a memory cell array region, and to form simultaneously gates in the memory cell array region, the selective gate region and the peripheral circuit region.例文帳に追加

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。 - 特許庁

Then, after forming a photomask 5 on the substrate 1 so as to coat the control gate electrode 8 and the gate electrode 15, the photomask 5 in a memory array region is removed, and ion for adjusting thresholds is implanted to the substrate 1 of the memory array region.例文帳に追加

次いで、コントロールゲート電極８およびゲート電極１５を覆うように基板１上にフォトマスク５を形成した後、メモリアレイ領域のフォトマスク５を除去し、メモリアレイ領域の基板１にしきい値調整用のイオンを注入する。 - 特許庁

Thereby, at read-out, potentials of the word line RWL0 for reference cell (or word line RWL1 for reference cell) and the memory array normal word line MWL (or memory array redundant word line ReWL) are made rise synchronously with each other.例文帳に追加

これによって、データの読み出し時に、リファレンスセル用ワード線ＲＷＬ０（またはリファレンスセル用ワード線ＲＷＬ１）とメモリアレイ通常ワード線ＭＷＬ（またはメモリアレイ通常ワード線ＲｅＷＬ）との電位が同期して立上がる。 - 特許庁

When receiving a memory test pattern for a pattern input period, the flash ROM 40 latches the memory test pattern in its inside, and the latched data of memory test pattern are written in a memory cell array for a nonvolatile program period after a lapse of the pattern input period.例文帳に追加

フラッシュＲＯＭ４０は、メモリテストパターンをパターン入力期間に入力すると、これが内部でラッチされ、パターン入力期間経過後の不揮発性プログラム期間において、ラッチされたメモリテストパターンのデータがメモリセルアレイに書き込まれていく。 - 特許庁

A nonvolatile semiconductor memory device of one embodiment comprises: a memory cell array having a NAND cell unit, to which a plurality of memory cells are connected in series, and having the control gates of the plurality of memory cells connected to respective word lines; and a control circuit.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、制御回路とを備える。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of twin memory cells 100 having first and second MONOS memory cells 108A, 108B controlled by a word gate and a control gate are arranged respectively in the first direction A and the second direction B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル108A，108Bを有するツインメモリセル100を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The semiconductor memory device may include at least two shared memory areas commonly accessible by processors of the multiprocessor system through different ports and assigned with a predetermined memory capacity unit to a portion of a memory cell array.例文帳に追加

半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。 - 特許庁

The nonvolatile semiconductor memory device includes a plurality of pieces first and second wiring that intersect each other and a memory cell array composed by laminating a plurality of memory cell layers having memory cells prepared at each intersection of the plurality of pieces of first and second wiring.例文帳に追加

不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら複数の第１及び第２の配線の各交差部に設けられたメモリセルを有するメモリセルレイヤを複数積層してなるメモリセルアレイを備える。 - 特許庁

A memory cell array 1 has a plurality of memory cells that stores a plurality of bits in one memory cell by a difference in threshold voltage and is constituted by arranging the memory cells in matrix by word lines in row direction and bit lines in line direction.例文帳に追加

メモリセルアレイ１は、閾値電圧の差により１つのメモリセルに複数ビットを記憶することが可能な複数のメモリセルを持ち、前記メモリセルが行方向のワード線と列方向のビット線によりマトリクス状に配置されることで構成される。 - 特許庁

This flash memory is provided with memory cell arrays MA, MB including a non-volatile memory cell, multi-level flag sections 15A, 15B, and a CPU 16 for control controlling write-in, read-out, and erasion of data for a memory cell array and a multi-level flag section.例文帳に追加

本発明の実施の形態によるフラッシュメモリは、不揮発性メモリセルを含むメモリセルアレイＭＡ、ＭＢと、多値フラグ部１５Ａ、１５Ｂと、メモリセルアレイおよび多値フラグ部に対するデータの書込み、読出し、消去を制御する制御用ＣＰＵ１６とを備える。 - 特許庁

The RAID controller 2 is provided with means 5 and 7 which add an array information number capable of specifying array information to slot information and store the slot information and array information in a memory 6 individually.例文帳に追加

スロット情報にアレイ情報を特定可能なアレイ情報番号を付加し、このスロット情報とアレイ情報を、メモリ６にそれぞれ個別に記憶する手段５，７をＲＡＩＤ制御装置２に設けたことを特徴としている。 - 特許庁

The power supply control circuit supplies the first power supply voltage to the regular cell array and the second power supply voltage to the redundant cell array when the redundant cell array is not used during the normal operation for allowing access to the memory cell.例文帳に追加

電源制御回路は、メモリセルのアクセスを許可する通常動作モード中に、冗長セルアレイが使用されないときに、レギュラーセルアレイに第１電源電圧を供給し、冗長セルアレイに第２電源電圧を供給する。 - 特許庁

The memory array consisting of memory cells is configured for storing the image data in a distributed manner to facilitate read operations in the one or more rotation modes.例文帳に追加

メモリ・セルからなるメモリ・アレーは１つ以上の回転モードにおいて読み取りオペレーションを容易にするために画像データを分散した形で格納するように構成されている。 - 特許庁

The NAND cell block 1 of a memory cell array comprises NAND cells in which a plurality of memory cell transistors MC are connected in series between a bit line BL and a source line SL.例文帳に追加

メモリセルアレイのＮＡＮＤセルブロック１は、複数のメモリセルトランジスタＭＣがビット線ＢＬとソース線ＳＬの間に直列接続されたＮＡＮＤセルにより構成される。 - 特許庁