「Memory Cell」に関連した英語例文の一覧と使い方(96ページ目) - Weblio英語例文検索

Data for confirming erroneous read also is stored in a trimming parameter region 2 storing the trimming parameter in a memory cell array 1.例文帳に追加

メモリセルアレイ１においてトリミングパラメータを格納するトリミングパラメータ領域２に誤読出し確認用データも格納される。 - 特許庁

To provide a W (double) cell system EEPROM capable of surely writing identical data in two memory transistors.例文帳に追加

２つのメモリトランジスタに同一のデータを確実に書き込むことができる、Ｗ（ダブル）セル方式のＥＥＰＲＯＭを提供する。 - 特許庁

World line driving circuits 18a-18d select a memory cell by activating a word line in accordance with an internal address signal.例文帳に追加

ワード線駆動回路１８ａ〜１８ｄは、内部アドレス信号に応じて、ワード線を活性化することでメモリセルを選択する。 - 特許庁

To provide a nonvolatile semiconductor storage device capable of controlling a reading voltage according to the physical position of a selected memory cell.例文帳に追加

選択メモリセルの物理位置に応じた読出電圧の制御を可能にする不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory device where a NAND cell unit is built on a partial SOI substrate and its manufacturing method.例文帳に追加

部分ＳＯＩ基板にＮＡＮＤセルユニットを形成する半導体記憶装置とその製造方法を提供する。 - 特許庁

Data read to a bit line from a memory cell at the time of reading operation is amplified by a sense amplifier, and outputted to the outside.例文帳に追加

読み出し動作時に、メモリセルからビット線に読み出されたデータは、センスアンプで増幅され、外部に出力される。 - 特許庁

A memory cell region is constituted of blocks Block 0-3, a row decoder 23 selects a word line in each block.例文帳に追加

メモリセル領域は、複数のブロックＢｌｏｃｋ０〜３で構成され、ロウデコーダ２３は各ブロック内のワード線を選択する。 - 特許庁

A bit line 25 is connected to the diffusion layer of the cell transistor 22 and extended up to the surface of the ferroelectric memory device.例文帳に追加

ビット線２５はセルトランジスタ２２の拡散層に接続され、強誘電体記憶素子の表面まで通っている。 - 特許庁

To provide a precise and efficient etching process to fabricate a FeRAM cell with high memory densities and high throughput.例文帳に追加

ＦｅＲＡＭセルを高密度かつ高スループットで製造するには、精密かつ効率的なエッチングプロセスが必要である。 - 特許庁

STRUCTURE AND MANUFACTURING METHOD OF PAIR OF SINGLE AND DOUBLE EPROM, AND PROGRAMING METHOD AND READING METHOD OF MEMORY CELL THEREFOR例文帳に追加

単・複ＥＰＲＯＭのペアの構造およびその製造方法ならびにそのメモリセルのプログラミング方法と読み取り方法 - 特許庁

To provide a direct tunneling semiconductor memory with a small cell size and excellent flatness, and to provide a manufacturing method thereof.例文帳に追加

セルサイズが小さく、平坦性の良い直接トンネル型半導体記憶装置、およびその製造方法を提供する。 - 特許庁

At the time of write-in, data from the encoder 3 is written in an address of a memory cell array 5 specified by the column address decoder 30.例文帳に追加

書き込み時には、エンコーダ３からのデータを、列アドレスデコーダ５０で指定されるメモリセルアレイ５のアドレスへ書き込む。 - 特許庁

As a result, the memory cell array is accessed only when required by the access data, thus reducing power consumption.例文帳に追加

これにより、アクセスデータによって必要な場合にのみメモリセルアレイをアクセスするので電力消費を減らすことができる。 - 特許庁

Impurities are implanted with prescribed intervals in a memory cell region of a silicon substrate, and a plurality of wells 36 are formed.例文帳に追加

シリコン基板３０のメモリセル領域に所定間隔を空けて不純物を注入し、複数のウェル３６を形成する。 - 特許庁

Due to this array structure, the dimension in the row direction of the memory cell array can be reduced, remarkably reducing the area thereof.例文帳に追加

このアレイ構造により、メモリセルアレイの行方向寸法が縮小され、面積を大幅に縮小することができる。 - 特許庁

Then the side electrodes 112 are made common among the series-connected memory cell transistors.例文帳に追加

そして、側面電極１１２は、直列に接続される前記メモリセルトランジスタ間で共通化されていることを特徴とする。 - 特許庁

STRUCTURE OF 2-TRANSISTOR AND 2-CAPACITOR MEMORY CELL FOR TRENCH TECHNOLOGY AND INTEGRATION OF SYSTEM ON CHIP例文帳に追加

トレンチ技術用の２トランジスタ・２コンデンサ（ｃａｐａｃｉｔｏｒ）型メモリ・セルの構造及びシステム・オンチップ（ｓｙｓｔｅｍｏｎ−ｃｈｉｐ）統合 - 特許庁

In the silicon layer 13, a portion corresponding to a memory cell M and a selective gate transistor SG forms an active region.例文帳に追加

シリコン層１３は、メモリセルＭ及び選択ゲートトランジスタＳＧに対応する部分が活性領域を形成している。 - 特許庁

The number of data write-in bits for the memory cell array 3 at the write-operation is changed before completion of initialization and after completion.例文帳に追加

そして、ライト動作時のメモリセルアレイ３へのデータ書き込みビット数を、初期化完了前と完了後とで変える。 - 特許庁

Two NAND type memory cell units ND1 and ND2 are formed along with both the side walls parts of this trench area 13.例文帳に追加

このトレンチ領域１３の両側壁部分に沿って２個のＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２を形成する。 - 特許庁

As data in the memory cell section can be rewritten with a bit unit, bit processing can be performed by simple operation.例文帳に追加

メモリセル部内のデータをビット単位で書き換えることができるので、簡単な動作でビット処理を行うことが可能となる。 - 特許庁

The decision section determines whether the data in the memory cell array are the same as the test data and the inverted data of the test data or not.例文帳に追加

判断部はメモリセルアレイ内のデータがテストデータやテストデータの反転データと同じであるかの可否を判断する。 - 特許庁

In a memory cell array 1, a plurality of control areas CA are formed in the direction orthogonal to the direction of extension of a bit line.例文帳に追加

メモリセルアレイ１は、ビット線の延びる方向と直交する方向に複数の制御領域ＣＡを形成する。 - 特許庁

To provide a crosspoint type memory cell array of a new structure which can be multilayered, and does not increase the mask step by multilayering.例文帳に追加

多層化が可能で、かつ、多層化によるマスク工程の増加がない新構造のクロスポイント型メモリセルアレイを提供する。 - 特許庁

The region 10 comprises memory cell arrays 11, 12, an input/output circuit band 13, column decoders 14, 15, and a row decoders 16.例文帳に追加

領域１０は、メモリセルアレイ１１，１２と、入出力回路帯１３と、列デコーダ１４，１５と、行デコーダ１６とを含む。 - 特許庁

To provide a semiconductor storage device which tests a memory cell at a high speed with high precision and to provide a method therefor.例文帳に追加

高速かつ高精度にメモリセルを試験することができる半導体記憶装置およびその試験方法を提供する。 - 特許庁

To provide a semiconductor device allowing a margin of the operating speed of a redundant memory cell, while ensuring miniaturization of the apparatus.例文帳に追加

装置の小型化を確保しながら、冗長メモリセルの動作速度マージンに余裕を持たせた半導体装置を提供する。 - 特許庁

Thus, the plate line of the selected memory cell section 111 only becomes to high level, and all of the other plate lines become to low level.例文帳に追加

これにより、選択されたメモリセル部１１１のプレート線のみがハイレベルになり、他のプレート線はすべてローレベルになる。 - 特許庁

In one effective embodiment, the non-volatile memory cell can be manufactured by using "all-printed" processing technology.例文帳に追加

一つの効果的な実施形態では、不揮発性メモリセルを、「全プリント」加工技術を使用して製造することができる。 - 特許庁

The data multiplexer transfers read-data from a memory cell array selected by the bank selecting signal to the input/output buffer.例文帳に追加

データマルチプレクサは、バンクセレクト信号により選択されたメモリセルアレイからのリードデータを入出力バッファに転送する。 - 特許庁

The nonvolatile semiconductor memory unit comprises a cell array and control block including many voltage control circuits.例文帳に追加

本発明の不揮発性半導体メモリ装置は、セルアレイ、および多数の電圧制御回路を含む電圧制御ブロックを備える。 - 特許庁

The two memory cell arrays 11 connected to the different local sense amplifiers 12 are adjacently arranged without holding the contact region 17 between them.例文帳に追加

異なるローカルセンスアンプ１２に接続された２つのメモリセルアレイ１１は、コンタクト領域１７を挟まずに隣接している。 - 特許庁

The method has steps (S21, S22) performing write before erasing for each memory cell and steps (S23, S24) performing erasing.例文帳に追加

各メモリセルに対して、消去前書き込みを行うステップ（Ｓ２１，Ｓ２２）と、消去を行うステップ（Ｓ２３，Ｓ２４）とを有する。 - 特許庁

To obtain a multigate memory cell having a semiconductor body, and a plurality of gates arranged continuously on the semiconductor body.例文帳に追加

多重ゲートメモリセルは、半導体本体および前記半導体本体に連続的に配置された複数のゲートを有する。 - 特許庁

To facilitate planarization by stabilizing a capacity of a DRAM and reducing the difference in height between a memory cell part and a peripheral circuit part.例文帳に追加

ＤＲＡＭの容量を安定化し、メモリセル部と周辺回路部の高低差を小さくして平坦化を容易にする。 - 特許庁

In a memory cell array 1, a pair of bit lines BLbBL is pre- charged to an internal power source VBLH.例文帳に追加

メモリセルアレイ１は、容量結合型のダミーセルを用い、ビット線対ＢＬ，ｂＢＬは内部電源ＶＢＬＨにプリチャージされる。 - 特許庁

To provide a technology capable of writing data in an MRAM memory cell with a smaller writing current.例文帳に追加

ＭＲＡＭメモリセルへのデータの書き込みを，より小さな書き込み電流で行うことを可能にする技術を提供する。 - 特許庁

When the next wrote-in command is received, the wrote-in holding data are written in a memory cell corresponding to the write-in holding address.例文帳に追加

次の書き込みコマンドを受けたとき、書き込み保持データは、書き込み保持アドレスに対応するメモリセルに書き込まれる。 - 特許庁

To provide a semiconductor storage device capable of relieving various defects of margin nature without using a redundant memory cell.例文帳に追加

冗長メモリセルを用いることなく複数種のマージン性不良を救済できる半導体記憶装置を提供する。 - 特許庁

A current is allowed to flow in the memory cell MC11 to read a phase state of the phase-change thin film 4, for reading data.例文帳に追加

メモリセルＭＣ_11中に電流を流して相変化薄膜４の相の状態を読み取ることにより、データを読み出す。 - 特許庁

Each main string includes first and second substrings each of which includes a plurality of memory cell transistors.例文帳に追加

それぞれのメインストリングは、複数のメモリセルトランジスタをそれぞれ備える第１サブストリングと第２サブストリングとをそれぞれ備える。 - 特許庁

To provide a semiconductor device in which the resistance of an interconnect line can be prevented from increasing during fabrication process even the memory cell area is reduced.例文帳に追加

メモリセル面積が減少しても製造時における配線抵抗の増大を防止できる半導体装置の提供。 - 特許庁

The memory part 1 is provided with a net list 11, a design condition 12, a model parameter 13, a cell shape 14 and a mask pattern 15.例文帳に追加

メモリ部１は、ネットリスト１１、設計条件１２、モデルパラメータ１３、セル形状１４、及びマスクパターン１５を備えている。 - 特許庁

The inputs/outputs into/from a plurality of memory cell arrays 16 and 17 are continuously practiced in accordance with the plurality of internal address signals.例文帳に追加

この複数の内部アドレス信号により複数のメモリセルアレイ１６，１７に対する入出力を連続して行う。 - 特許庁

To accelerate data read from an MRAM(Magnetic RAM) device formed of a magnetic substance memory cell having a magnetic tunnel junction section.例文帳に追加

磁気トンネル接合部を有する磁性体メモリセルによって形成されるＭＲＡＭデバイスのデータ読出を高速化する。 - 特許庁