「Memory Cell」に関連した英語例文の一覧と使い方(94ページ目) - Weblio英語例文検索

A column address buffer 18 generates a column address Yj for a memory cell array 22 according to a column address control signal ϕ3.例文帳に追加

列アドレスバッファ１８は列アドレス制御信号φ３に従ってメモリセルアレイ２２に対する列アドレスＹｊを生成する。 - 特許庁

To improve the characteristic of MISFET by reducing leak current of MISFET constituting a memory cell such as a DRAM.例文帳に追加

ＤＲＡＭ等のメモリセルを構成するＭＩＳＦＥＴのリーク電流を低減し、ＭＩＳＦＥＴの特性を向上させる。 - 特許庁

If a memory cell in a page cannot store new data, a full condition is registered in a counter in the page.例文帳に追加

あるページのメモリセルが新しいデータを格納することができなければ、そのページのカウンタには、フル状態を登録する。 - 特許庁

A DRAM 1 has word lines 10_1 to 10_n, word lines 22 and 24, memory cells 30_1 to 30_n, and a reference cell 40.例文帳に追加

ＤＲＡＭ１は、ワード線１０_１〜１０_ｎ、ワード線２２，２４、メモリセル３０_１〜３０_ｎ、およびリファレンスセル４０を備えている。 - 特許庁

To provide a semiconductor memory device having a function for facilitating discrimination of a resistance value of a resistance element in a reference cell.例文帳に追加

リファレンスセルにおける抵抗素子の抵抗値判別を容易にする機能を持つ半導体メモリ装置を提供する。 - 特許庁

To reduce the time and effort for extraction of characteristics and preparation of specifications document for a memory cell of a semiconductor integrated circuit device.例文帳に追加

半導体集積回路装置のメモリセルの特性抽出、仕様文書の作成等の手間を軽減できるようにする。 - 特許庁

To provide a supply system of a data writing current for stably magnetizing a tunnel magneto-resistance element of a magnetic memory cell.例文帳に追加

磁気メモリセルのトンネル磁気抵抗素子を安定的に磁化するためのデータ書込電流の供給方式を提供する。 - 特許庁

An address decoder 12, a sense amplifier 13, a write-amplifier 14, and a command decoder 15 are arranged at the periphery of a memory cell array 11.例文帳に追加

メモリセルアレイ１１の周辺にアドレスデコーダ１２、センスアンプ１３、ライトアンプ１４及びコマンドデコーダ１５が配置される。 - 特許庁

The first driver 30 selects a memory cell from the normal area 62 corresponding to the first decode signals XPA-XPC.例文帳に追加

第１ドライバ３０は、通常領域６２中の第１デコード信号ＸＰＡ〜ＸＰＣに応じたメモリセルを選択する。 - 特許庁

The semiconductor memory includes word lines WLA, WLB, SRAM cells MC1, MC2, and a mediation cell DC.例文帳に追加

半導体記憶装置は、ワード線ＷＬＡ、ＷＬＢと、ＳＲＡＭセルＭＣ１、ＭＣ２と、仲介セルＤＣとを備える。 - 特許庁

A control circuit 7 writes the first to n-th threshold voltage in the memory cell according to input data.例文帳に追加

制御回路７は、入力データに応じて前記メモリセルに前記第１乃至第ｎ閾値電圧のいずれかを書き込む。 - 特許庁

A control circuit applies a voltage required for the forming operation of the memory cell via the first wiring and the second wiring.例文帳に追加

制御回路は、第１及び第２配線を介してメモリセルのフォーミング動作に必要な電圧をメモリセルに印加する。 - 特許庁

Outside a region where a memory cell transistor is to be formed, the element isolation insulating film 2a is formed in a wide range.例文帳に追加

メモリセルトランジスタを形成する領域の外側では、広い範囲にわたり素子分離絶縁膜２ａが形成されている。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array, a first wiring, a second wiring and a control circuit.例文帳に追加

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、第１配線、第２配線、及び制御回路を有する。 - 特許庁

To provide a method of trimming threshold voltage applied to an over-programmed field effect transistor (FET) nonvolatile memory (NVM) cell.例文帳に追加

過剰にプログラムされた電界効果トランジスタ（FET）不揮発性メモリ（NVM）セルに応用する閾値電圧降下方法を提供する。 - 特許庁

On the other hand, the ferroelectric capacitor of the memory cell forming region holds the ferroelectric characteristics by the protection film 132.例文帳に追加

一方、メモリセル形成領域の強誘電体キャパシタは、保護膜１３２により強誘電体特性が保持される。 - 特許庁

The comparison circuit 24 discriminates whether an accessed memory cell is normal or abnormal by comparing the expected value data with the data Dt for test.例文帳に追加

比較回路２４は、アクセスを行ったメモリセルが正常か異常かをデータＤｓ，Ｄｔの比較により判定する。 - 特許庁

Thus, the size of a N-channel MOS (metal oxide semiconductor) transistor 8 of the memory cell MC is reduced, and the layout area is reduced.例文帳に追加

よって、メモリセルＭＣのＮチャネルＭＯＳトランジスタ８のサイズを小さくすることができ、レイアウト面積が小さくて済む。 - 特許庁

The memory cell array is divided into a plurality of segments SG, and four main data lines MDL are extended from respective segments SG.例文帳に追加

メモリセルアレイは複数のセグメントＳＧに分割され、各セグメントＳＧからは４本のメインデータ線ＭＤＬが延びている。 - 特許庁

Another embodiment includes two phase change layers and electrodes which are arranged in a series structure to form a memory cell.例文帳に追加

他の実施の形態は、２個の相変化層と電極を含み、メモリセルを形成するように直列構造に構成される。 - 特許庁

An internal address signal WADD corresponding to data written in a memory cell 51 is held by latch circuits 13, 14, 15.例文帳に追加

メモリセル５１に書込むデータに対応する内部アドレス信号ＷＡＤＤがラッチ回路１３，１４，１５に保持される。 - 特許庁

Source data 20 to be a source of an encryption key 22 are read from a memory cell array 7 and stored in a buffer area 51.例文帳に追加

暗号化キー２２の元となる元データ２０が、メモリセルアレイ７から読み出されて、バッファ領域５１に格納されている。 - 特許庁

The voltage generating circuit can generate erasing voltage in erasing operation of data stored in the nonvolatile memory cell.例文帳に追加

不揮発性メモリセルに格納されたデータの消去動作において、電圧発生回路は消去電圧を発生可能である。 - 特許庁

When the M-bit data is read out of a memory cell, a readout operation is performed in units of n-bit (M>n) data.例文帳に追加

また、メモリセルからＭビットのデータの読み出しを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位で読み出し動作を行う。 - 特許庁

To shorten a time required for reading out data from a memory cell in which data of (n) levels (n is integer of 4 or more) is stored.例文帳に追加

ｎ値（ｎは４以上の整数）のデータを記憶するメモリセルからのデータ読み出しに要する時間を短くすること。 - 特許庁

To provide a method for manufacturing a semiconductor device wherein an yield is improved and the semiconductor device includes a reliable flash memory cell.例文帳に追加

歩留まりが向上して信頼性の高いフラッシュメモリセルを備えた半導体装置の製造方法を提供すること。 - 特許庁

To make more efficient a manufacturing process of a semiconductor integrated circuit device, containing a plurality of MTJ memory cell arrays in the same chip.例文帳に追加

複数のＭＴＪメモリセルアレイを同一チップ内に含む半導体集積回路装置の製造工程を効率化する。 - 特許庁

In a diode arranged in a memory cell MC, a cathode is connected with a word line WL and an anode is connected with a bit line BL.例文帳に追加

メモリセルＭＣに配置されるダイオードは、カソードがワード線ＷＬに接続され、アノードがビット線ＢＬに接続される。 - 特許庁

A register 36 as a storage place for data in a set amount temporarily stores data which is output from the memory cell array 31.例文帳に追加

一定量のデ−タ貯蔵箇所であるレジスタ36が、前記メモリセルアレイ31から出力されるデ−タを一時的に貯える。 - 特許庁

Therefore, high voltage Vpp being a desired voltage is not given to a memory cell in a storage circuit 40, write-in is not performed.例文帳に追加

よって、所望電圧の高電圧ＶＰＰが記憶回路４０中のメモリセルに与えられず、書き込みが行われない。 - 特許庁

To perform surely read-out operation in a semiconductor integrated circuit incorporating a memory cell having a delayed-write function.例文帳に追加

メモリセルを内蔵し、ディレイドライト機能を有する半導体集積回路に関し、読み出し動作を確実に実行する。 - 特許庁

To provide a two-transistor PMOS memory cell which has a low programming voltage and a superior tolerance with respect to punch through.例文帳に追加

プログラミング電圧が低く、パンチスルーに対して優れた耐性を有する２トランジスタＰＭＯＳメモリセルを提供すること。 - 特許庁

Thus, corruption of data in a memory cell to be stored and not to be written in the write operation is prevented.例文帳に追加

これにより、ライト動作時においてリストアされる書き込み対象外のメモリセルのデータが破壊されることがなくなる。 - 特許庁

A cell kind determining part 3 reads out the image data from the memory 2, and determines the kind of the inspection pattern in the image data.例文帳に追加

セル種判定部３はメモリ２から画像データを読み出し、画像データ中の被検査パターンの種類を判定する。 - 特許庁

To achieve a desired discharge performance regarding a bit line regardless of a cell size in a nonvolatile semiconductor memory.例文帳に追加

不揮発性半導体メモリにおいて、セルサイズに関係なく、ビット線に関して所望のディスチャージ能力を実現すること。 - 特許庁

When the memory cell M can be accessed via the corresponding bit line BL when the corresponding control line CL is selected.例文帳に追加

メモリセルＭは、対応する制御ラインＣＬが選択されたとき、対応するビットラインＢＬを介してアクセス可能となる。 - 特許庁

To reduce a chip area of an MRAM device formed by a magnetic body memory cell having a magnetic tunnel junction part.例文帳に追加

磁気トンネル接合部を有する磁性体メモリセルによって形成されるＭＲＡＭデバイスのチップ面積削減を図る。 - 特許庁

To realize high speed erasing in an MONOS memory cell having a gate electrode containing p-type impurities.例文帳に追加

本発明は、ゲート電極がｐ型不純物を含むMONOSメモリセルにおいて消去動作の高速化を図ることを特徴とする。 - 特許庁

The read-out reference signal may be dependent on the levels of programming reference signals used for controlling programming of the memory cell.例文帳に追加

読出し基準信号は、メモリセルのプログラミング制御に用いられるプログラミング基準信号のレベルによって異なる。 - 特許庁

This device 10 is a semiconductor device composed of a MOSFET and a DRAM memory cell having a capacity element.例文帳に追加

本半導体装置１０は、ＭＯＳＦＥＴと、容量素子とを備えたＤＲＡＭメモリセルを有する半導体装置である。 - 特許庁

A memory cell MC has a floatig gate 8, a gate-to-gate insulating layer 10, a control gate 11, and a protection insulating layer 20.例文帳に追加

メモリセルＭＣは、フローティングゲート８と、ゲート間絶縁層１０と、コントロールゲート１１と、保護絶縁層２０とを有している。 - 特許庁

To provide an improved memory cell array comprising a trench capacitor, and an improved method to form it.例文帳に追加

トレンチキャパシタを有するメモリセルアレイを形成するための改良された方法及び改良されたメモリセルアレイを提供する。 - 特許庁

The address region allocated to a memory cell array comprises two addresses, that is, the addresses of f0000h and e0000h.例文帳に追加

メモリセルアレイに割り付けられているアドレス領域は、ｆ００００ｈ番地台とｅ００００ｈ番地台との２つのである。 - 特許庁

Thus, the leakage current of the memory cell transistor 120 in the off-state is suppressed and a read margin is excellently secured.例文帳に追加

従って、オフ状態のメモリセルトランジスタ１２０のリーク電流を抑制して読出マージンを良好に確保することができる。 - 特許庁

A channel of each memory cell which constitutes NAND strings is configured at least two regions where threshold values are different.例文帳に追加

ＮＡＮＤストリングを構成する各メモリセルのチャネルは、しきい値の異なる少なくとも２つの領域から構成される。 - 特許庁