「Memory Cell」に関連した英語例文の一覧と使い方(91ページ目) - Weblio英語例文検索

To provide a magnetic cell in which a reverse current when magnetization is reversed by direct driving by a current can be reduced, and further provide a magnetic memory cell using it.例文帳に追加

電流直接駆動による磁化反転の際の反転電流を低減させることができる磁気セル及びそれを用いた磁気メモリを提供することを目的とする。 - 特許庁

For example, data of a PF cell 21 having an electrical characteristic being almost same as that of a memory cell MC is read by a data compensating system control circuit 13 in data compensation operation.例文帳に追加

たとえば、メモリセルＭＣとほぼ同等の電気的特性を有するＰＦセル２１のデータを、データ補償動作時に、データ補償システム制御回路１３により読み出す。 - 特許庁

To prevent decrease in a data read margin which is dependent on address selection, in a storage device that reads data based on an electrical resistance difference between a selected memory cell and a reference cell.例文帳に追加

選択メモリセルとリファレンスセルとの電気抵抗差に基づいてデータを読出す記憶装置において、アドレス選択に依存したデータ読出マージンの低下を防止する。 - 特許庁

In reading out of data, a selected memory cell MC and a comparison cell MC# are connected to data lines DIO and/DIO respectively through bit lines BL and/BL.例文帳に追加

データ読出時において、選択されたメモリセルＭＣおよび比較セルＭＣ＃は、ビット線ＢＬおよび／ＢＬを介して、データ線ＤＩＯおよび／ＤＩＯとそれぞれ接続される。 - 特許庁

To reduce a leak current of a cell transistor when high data are written into a memory cell, as to a dynamic RAM adopting a bit line VSS precharge system.例文帳に追加

ビット線ＶＳＳプリチャージ方式を採用するダイナミックＲＡＭであって、メモリセルにハイデータが書き込まれている場合におけるセルトランジスタのリーク電流を低減化する。 - 特許庁

A memory cell transistor having a tunnel oxide film 18 having a first film thickness and a first gate electrode is formed on a semiconductor substrate 14 of the cell array region.例文帳に追加

セルアレイ領域の半導体基板１４上には、第１の膜厚を持つトンネル酸化膜１８、及び第１ゲート電極を有するメモリセルトランジスタが形成されている。 - 特許庁

This semiconductor memory has memory array structure, in which a plurality of word lines for selecting the prescribed memory cell and a plurality of bit lines are arranged in an intersectional state, and the memory is provided with two memory cells (e.g. MC1, MC2) constituting one bit and a sense amplifier connected electrically to each of the memory cells via bit lines.例文帳に追加

本発明の半導体記憶装置は、所定のメモリセルを選択するための複数本のワード線と複数本のビット線とが交差して配列されたメモリアレイ構造を有し、１ビットを構成する２つのメモリセル（たとえばＭＣ１、ＭＣ２）と、それらのメモリセルの各々にビット線を介して電気的に接続されたセンスアンプとを備えている。 - 特許庁

To execute cell continuous transition tests for memory circuits having different sizes by one BIST circuit, and to test memory circuits having memory cells which are not the power of 2 in total.例文帳に追加

１つのＢＩＳＴ回路により異なるサイズのメモリ回路に対してセル連続遷移テストを実行できるようにすると共に、２の階乗でないメモリセル数のメモリ回路が混在する場合にも対応可能にする。 - 特許庁

To reduce power consumption for a whole magnetic memory device, as regards the magnetic memory device performing writing/reading of data with respect to a magnetic memory cell including a plurality of magnetic layers and also the data reading method of this device.例文帳に追加

複数の磁性層を含む磁性メモリセルに対するデータの書き込み／読み出しを行う磁性メモリデバイス、およびそのデータ読み出し方法に関し、磁性メモリデバイス全体の消費電力の節減を図ることを目的とする。 - 特許庁

To provide a semiconductor memory which can prevent elongation of the memory cell writing time even when the memory cells are connected to the bit lines in a virtual grounding system and effectively reduce the chip size.例文帳に追加

メモリセルが仮想接地方式でビット線に接続されていても、メモリセルの書き込み時間の増大を防止でき、しかも、チップ面積の削減を有効に行うことができる半導体記憶装置を提供すること。 - 特許庁

The semiconductor memory device includes: word lines WL; a memory cell array 10 constituted of a plurality of memory cells MC; global bit lines GBL; a global sense amplifier 11; local bit lines LBL; and a local sense amplifier 12.例文帳に追加

本発明の半導体記憶装置は、ワード線ＷＬと、複数のメモリセルＭＣからなるメモリセルアレイ１０と、グローバルビット線ＧＢＬと、グローバルセンスアンプ１１と、ローカルビット線ＬＢＬと、ローカルセンスアンプ１２を備えている。 - 特許庁

The memory is provided with a memory array 1 which includes a bit line BL, a word line WL which is arranged to cross the bit line BL and a memory cell which is connected between the bit line BL and the word line WL.例文帳に追加

このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続されたメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

A semiconductor memory device includes bit lines BLs (first wiring), and a memory cell MC including a phase change element 20 (memory element) and a diode 21 connected in series between the bit lines and word lines WLs (second wiring).例文帳に追加

本発明の半導体メモリ装置は、ビット線ＢＬｓ（第１の配線）と、ワード線ＷＬｓ（第２の配線）との間に直列接続された相変化素子２０（メモリ素子）及びダイオード２１を含むメモリセルＭＣを備えている。 - 特許庁

The nonvolatile memory device includes a nonvolatile memory cell array including a plurality of nonvolatile memory cells connected to a plurality of word lines, and a word line voltage generator for generating first and second sequences of voltage pulses.例文帳に追加

不揮発性半導体メモリ装置は、複数のワードラインに接続された複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、第１及び第２電圧パルスシーケンスを発生させるワードライン電圧発生器とを含む。 - 特許庁

To take in a signal of an address or the like at high speed and surely in take-in technology of an address signal in especially a semiconductor memory having a memory cell, in a semiconductor memory.例文帳に追加

本発明は、半導体記憶装置に関し、特に、メモリセルを有する半導体記憶装置におけるアドレス信号の取り込み技術に関し、アドレス等の信号を高速かつ確実に取り込むことを目的とする。 - 特許庁

When programming memory cells in a memory cell array built in the virtually grounded array structure, a controller 100 controls to program in parallel for two memory cells whose gate electrodes are connected to the same word line.例文帳に追加

仮想接地アレイ構造により構成されたメモリセルアレイ内のメモリセルをプログラムする際、制御部１００は、同一のワード線にゲート電極が接続された２つのメモリセルに並列にプログラムを行うように制御する。 - 特許庁

To provide a semiconductor memory in which refreshing of rational, highly reliable and low power consumption can be performed in line with a retention time of a memory cell, and a refreshing method of the semiconductor memory.例文帳に追加

メモリセルのリテンション時間に合わせて合理的で、高信頼性で、かつ低消費電力の少ないリフレッシュを行わせることが可能な半導体記憶装置と、半導体記憶装置のリフレッシュ方法を提供する。 - 特許庁

This semiconductor memory device is provided with a memory cell array constituted by arranging a plurality of memory cells 1, each of which includes an anti-fuse element 11 on which data can be written by destroying a gate insulation film by high voltage.例文帳に追加

この半導体記憶装置は、ゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチヒューズ素子１１を含むメモリセル１を複数個配置して構成されるメモリセルアレイを備えている。 - 特許庁

To provide a memory capable of integrating memory cells with high density while reducing the size of each memory cell including a selection transistor to the irreducibley minimum by suppressing an influence of the asymmetry of a write-in current.例文帳に追加

書き込み電流の非対称性の影響を抑制することにより、選択トランジスタを含む各メモリセルのサイズを必要最小限に抑え、高密度にメモリセルを集積することが可能なメモリを提供する。 - 特許庁

Therefore, it is possible to averagely reduce frequency that each memory cell in the memory 4 is rewritten from '0' to '1' or from '1' to '0', and to reduce the power consumption of the memory 4 at the time of writing the data.例文帳に追加

したがって、メモリ４内の各メモリセルが“０”から“１”、または“１”から“０”に書換えられる頻度を平均的に少なくでき、データ書込み時におけるメモリ４の消費電力を削減することが可能となる。 - 特許庁

The semiconductor device has a non-volatile memory unit (8) having a rewritable non-volatile memory cell, and a variable logic unit (3) of which the logic function can be decided in accordance with logical configuration definition data loaded into a plurality of memory cells.例文帳に追加

書換え可能な不揮発性メモリセルを有する不揮発性メモリユニット（８）と、複数の記憶セルにロードされる論理構成定義データに従って論理機能が決定される可変論理ユニット（３）とを有する。 - 特許庁

The device has a feature that the data writing means executes a first stage program to the memory cell having the number of program stages lower than those for the other memory cells after the first stage program to the other memory cells.例文帳に追加

前記データ書き込み手段は、前記プログラム段階数が前記他のメモリセルよりも少ないメモリセルの第１段階のプログラムを前記他のメモリセルの第１段階のプログラムよりも後に実行することを特徴とする。 - 特許庁

A redundant switching part avoids a defective regular memory cell in accordance with the first and the second pieces of defective position information, and successively connects normal regular memory cells and the first and the second redundant memory cells to a signal line.例文帳に追加

冗長切替部は、第１および第２不良位置情報に応じて、不良のレギュラーメモリセルを避けて、正常なレギュラーメモリセルと第１および第２冗長メモリセルとに信号線を順次に接続する。 - 特許庁

A sequence command means 11 determines a range of the sequence of a memory cell M in the memory 2 based on information related to the access and creates a sequence command signal S4 commanding the determined range of the sequence to the memory 2.例文帳に追加

配列指示手段１１は、アクセスに関する情報を基に、メモリ２におけるメモリセルＭの配列の範囲を決定し、メモリ２に対して、決定した配列の範囲を指示する配列指示信号Ｓ４を生成する。 - 特許庁

To provide a semiconductor memory device of which the height of upper face of an element isolation insulating film between memory cell transistors is controlled so that the upper face is positioned within the thickness range of a charge storage film in an MONOS type semiconductor memory device.例文帳に追加

ＭＯＮＯＳ型の半導体記憶装置で、メモリセルトランジスタ間の素子分離絶縁膜の上面の高さが、電荷蓄積膜の厚さの範囲に位置するように制御された半導体記憶装置を提供する。 - 特許庁

Therefore, in an extended direction of bit line BL, arranging interval of memory cells MC in the memory cell array 110 to 116 can be narrowed, thereby providing a ferroelectric memory device with high density integration.例文帳に追加

従って、ビット線ＢＬの延在方向において、メモリセルアレイ１１０〜１１６におけるメモリセルＭＣの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。 - 特許庁

To provide a non-volatile semiconductor memory device and a manufacturing method thereof, where the memory device is high in W/E(writing/erasing) reliability, and the source diffusion layer of a memory cell is protected against damage when a source wiring is formed in a self-aligned manner.例文帳に追加

自己整合によるソース配線の形成の際にメモリセルのソース拡散層にダメージがなく、Ｗ／Ｅ信頼性の良好な、不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁

A nonvolatile semiconductor memory device according to one embodiment includes word lines connected to multiple nonvolatile memory cells, and a control circuit for selecting the nonvolatile memory cell and controlling a data reading operation.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルに接続されるワード線と不揮発性メモリセルを選択してデータ読み出し動作を制御する制御回路とを備える。 - 特許庁

The memory cell includes a resistive memory element pattern between two electrodes, and one of the two electrodes shows a plug configuration which decreases contact area with the resistive memory element pattern.例文帳に追加

本発明の抵抗メモリセルは二つの電極の間にある抵抗メモリ要素パターンを含み、前記二つの電極のうちいずれか一つはプラグ形態を示して前記抵抗メモリ要素パターンとの接触面積が減少する。 - 特許庁

Since the first and the second memory sections can be rewritten, reference voltage and verification voltage can be set, after a semiconductor memory is manufactured, in accordance with characteristics of a memory cell modified by variation of a manufacturing process.例文帳に追加

第１および第２記憶部が書き換え可能であるため、製造プロセスの変動により変化するメモリセルの特性に応じて、半導体メモリの製造後に参照電圧および検証電圧を設定できる。 - 特許庁

The code storage cell of a flash memory element comprises a unit cell 300 having a floating gate 31 and a control gate 32, and a gate coupling part 301 being connected with the unit cell.例文帳に追加

フラッシュメモリ素子のコード貯蔵セルにおいて、前記コード貯蔵セルは、フローティングゲート３１とコントロールゲート３２とからなる単位セル３００と、前記単位セルと接続されるゲートカップリング部３０１とを含むことを特徴とする。 - 特許庁

Current path length on wirings arranged in the direction of crossing the reference cell RMC are automatically balanced regardless of an address selection result among current paths that pass a selected memory cell RMC# and a selected reference cell RMC#.例文帳に追加

選択メモリセルＲＭＣ♯および選択リファレンスセルＲＭＣ＃を通過する電流経路の間で、リファレンスセルＲＭＣと交差する方向に配置された配線上での経路長は、アドレス選択結果にかかわらず自然に均衡する。 - 特許庁

An erasing circuit 22 performs erasing operation for object cells including either of a memory cell or a redundant cell, and an elapse time from start of erasing operation for the object cell is measured by a timer 14.例文帳に追加

消去回路２２は、メモリセル及び冗長セルのいずれかを含む対象セルに対して消去動作を行い、対象セルに対する消去動作の開始からの経過時間がタイマ１４により計測される。 - 特許庁

Cell power supply lines (PVL0-PVLn) are arranged for each memory cell column, impedance or a voltage level of the cell power supply lines is adjusted according to a voltage level of bit lines (BL0, /BL0-BLn, /BLn) of a bit line of a corresponding column.例文帳に追加

メモリセル列毎に、セル電源線（ＰＶＬ０−ＰＶＬｎ）を配設し、対応の列のビット線（ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎ）の電圧レベルに従ってセル電源線のインピーダンスまたは電圧レベルを調整する。 - 特許庁

The nonvolatile memory device includes a semiconductor substrate 100 including a cell region and a peripheral circuit region, a cell gate 130 on the cell region, and peripheral circuit gates 120L, 120H on the peripheral circuit region.例文帳に追加

不揮発性メモリ装置は、セル領域及び周辺回路領域を具備する半導体基板１００と、セル領域のセルゲート１３０と、周辺回路領域の周辺回路のゲート１２０Ｌ，１２０Ｈと、を含む。 - 特許庁

The bit conductive layer 80 connects the second impurity regions 24 of the memory cell 100 arranged in i row [j+1] column electrically with the first impurity regions 34 of the memory cell 100 arranged in [i+1] row [j+1] column.例文帳に追加

ビット導電層８０は、ｉ行［ｊ＋１］列に配置されたメモリセル１００の第２不純物領域２４と、［ｉ＋１］行［ｊ＋１］列に配置されたメモリセル１００の第１不純物領域３４とを電気的に接続する。 - 特許庁

Thereby, when the source line of the selected memory cell is set to the ground level, the level of the bit line (drain of the memory cell MC2) BL2 adjacent to the source line is prevented from being lowered by coupling, and high speed access time can also be realized.例文帳に追加

こうすることにより、選択されたメモリセルのソース線がグランドレベルになる時、カップリングによりソース線に隣接するビット線（メモリセルＭＣ２のドレイン）ＢＬ２のレベルが下がってしまうのを防止でき、アクセスタイムの高速化が図れる。 - 特許庁

A control circuit 51 controls a column decoder 54 and a parity column decoder 55 such that the timing of the input-output of a parity data to a memory cell array 52 is different from that of the input-output of data corresponding to the parity data to the memory cell array 52.例文帳に追加

制御回路５１は、メモリセルアレイ５２に対するパリティデータの入出力が、メモリセルアレイ５２に対するパリティデータに対応するデータの入出力のタイミングと異なるように、カラムデコーダ５４およびパリティカラムデコーダ５５を制御する。 - 特許庁

A sense amplifier 23 has a threshold higher than that of a sense amplifier 10 and also has the characteristic similar to that of the memory cell 6 to detect volatiled data by reading the data from the memory cell 21 for detecting volatiled data in which the predetermined data is stored.例文帳に追加

センスアンプ２３は、センスアンプ１０のしきい値より高いしきい値で、メモリセル６と同等特性を持ち所定のデータが格納されているデータ揮発検出用のメモリセル２１から、データを読み出してデータ揮発を検出する。 - 特許庁

The semiconductor device has a control circuit (10) for performing the information storage of binary or the information storage of four value or higher multi-values into a nonvolatile memory cell by performing control to lower the threshold voltage of the nonvolatile memory cell and control to raise the same.例文帳に追加

不揮発性メモリセルの閾値電圧を低くする制御と高くする制御とを行って前記不揮発性メモリセルに２値の情報記憶又は４値以上の多値の情報記憶を行う制御回路（１０）を有する。 - 特許庁

The forming method is conducted in such a manner that the forming operation of the resistance change memory equipped with a memory cell 1 composed of a resistance change element 2 in which a metal oxide film is interposed between conductive films and a cell selection transistor 3 is performed in a state of being heated at 80 to 200°C.例文帳に追加

金属酸化膜を導電膜で挟み込んだ抵抗変化素子２とセル選択トランジスタ３からなるメモリセル１を備えた抵抗変化メモリのフォーミング動作を８０〜２００℃に加熱した状態で行う。 - 特許庁

When an opaque seal is attached to the optical window 6, a light from the outside part is shielded, and the memory cell controlling means 4 turns the memory cell 5 into a rewriting inhibiting state by the detection signal B outputted from the light detecting means 3.例文帳に追加

光学窓６に不透明なシールを貼ると、外部からの光が遮断され、このときに光検出手段３から出力される検出信号Ｂにより、メモリセル制御手段４は、メモリセル５を再書込み禁止状態にする。 - 特許庁

At a first operation mode (PROM), the data are written into a non-volatile memory cell with a non-destructively rewritable mode, and at a second operation mode (OTP), the data are written into the non-volatile memory cell with destructively un-rewritable mode.例文帳に追加

第１の動作モード（ＰＲＯＭ）時には、不揮発性メモリセルに対し非破壊的に書換え可能な態様でデータを書込み、第２の動作モード（ＯＴＰ）時には不揮発性メモリセルに対し、破壊的に書換え不可能な態様でデータを書込む。 - 特許庁

To avoid a resistance delay in a selected gate region and a peripheral circuit region while miniaturizing a memory cell array region and perform a gate processing of the memory cell array region, the selected gate region, and the peripheral circuit region simultaneously.例文帳に追加

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。 - 特許庁

Conductive lines (26a and 26b) in the same wiring layer as intrinsic wiring of a flash memory cell transistor are disposed so as to extend in a direction crossing gate electrode wiring (21a and 21c) constituting a storage node of the latch type memory cell.例文帳に追加

ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。 - 特許庁