「Memory Cell」に関連した英語例文の一覧と使い方(98ページ目) - Weblio英語例文検索

Then, one block in the memory cell array 27 is divided into four regions, a write-in state before erasure of each region is written in a storage memory 29 of the number of times of erasure having memory cells for storing the number of times of erasure of 3 bits.例文帳に追加

そこで、メモリセルアレイ２７における１ブロックを４つの領域に分割し、３ビットの消去回数記憶用のメモリセルを有する消去回数記憶メモリ２９に、各領域の消去前書き込み状態を書き込む。 - 特許庁

To achieve the large-scale mass production of phase change memory devices by suppressing heat discharge from both of upper and lower side metals in a phase change area in a memory cell of a phase change memory device, and minimizing the reduction of heat efficiency.例文帳に追加

相変化メモリ装置のメモリセル部における、相変化領域の上側ならびに下側の金属からの放熱を共に抑制し、熱効率の低下を最小限化して、大規模な相変化メモリ装置の量産を可能とすること。 - 特許庁

A memory cell which makes contents address possible comprises a first memory transistor Q1 and a first select-transistor S1 cascade-connected between a word line WL and a match line ML, and a second memory transistor Q2 and a second select-transistor S2.例文帳に追加

内容アドレス可能メモリセル内に、ワード線ＷＬとマッチ線ＭＬとの間に縦続接続された第１メモリトランジスタＱ１および第１セレクトトランジスタＳ１と、第２メモリトランジスタＱ２および第２セレクトトランジスタＳ２とを含む。 - 特許庁

A memory cell array, which can be manufactured on an IC semiconductor memory chip, is composed of; memory cells arranged at 256 lines × 8 columns; one line address recorder circuit 44; and eight column writing/reading/deleting sensing circuits 46.例文帳に追加

ＩＣ半導体メモリーチップ上に製造可能なメモリーセルアレーは、２５６行×８列に配置されたメモリーセルと、１個の行アドレスレコーダ回路４４と、８個の列書き込み読み出し消去感知回路４６とで構成されている。 - 特許庁

To provide a memory system for changing bus width of a bus connected to a memory cell in a nonvolatile semiconductor memory device dynamically in accordance with an operation mode from a controller, to improve data processing performance while reducing current consumption.例文帳に追加

不揮発性半導体記憶装置内のメモリセルに接続されるバスのバス幅を、コントローラから動作モードに応じて動的に切り替えることを可能にして、データ処理性能を向上し消費電流を低減するメモリシステム。 - 特許庁

The memory cell array of the semiconductor memory device includes a plurality of first memory cells MC each having a structure sandwiching a dielectric material between two electrodes and arranged in an array form, and is divided into a plurality of specifiable areas.例文帳に追加

本発明の半導体記憶装置のメモリセルアレイには、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルＭＣがアレイ状に配置され、指定可能な複数の領域に区分されている。 - 特許庁

To provide a high voltage generator being suitable for adopting to a semiconductor memory which has a memory cell refreshing stored data, in which a refresh-function is performed internally and which is operated with timing conditions such as that of a SRAM(static random access memory) product, and a high voltage supply method.例文帳に追加

貯蔵されたデータをリフレッシュすべきメモリセルをもち、内部的にリフレッシュ機能を行いながら、外部的にはSRAM（static random access memory）製品のようなタイミング条件で動作する半導体メモリ装置に採用するに適合した高電圧発生器及び高電圧供給方法を提供するにある。 - 特許庁

The nonvolatile storage device includes a memory cell array including a plurality of electrically rewritable and erasable nonvolatile memory cells M11 to M44, and an erase control circuit ERCN controlling an erase operation for the memory cells to be erased from among the plurality of nonvolatile memory cells.例文帳に追加

不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。 - 特許庁

A nonvolatile semiconductor memory device is provided with a memory cell array including memory cells in which information is programmed by destroying an insulating film by electric stress and a power supply circuit supplying program voltage having a negative temperature coefficient becoming electric stress to the memory cells.例文帳に追加

不揮発性半導体記憶装置は、電気的ストレスによって絶縁膜を破壊することで情報がプログラムされるメモリセルからなるメモリセルアレイと、電気的ストレスとなる負の温度係数を持つプログラム電圧を前記メモリセルに供給する電源回路とを備えることを特徴とする。 - 特許庁

The storage values of plural line memories in an input serial access memory(SAM) part 22 consisting of a memory cell group to be functioned as plural line memories for storing pixel data constituting an image in each line are shifted by the prescribed number of pixels, transferred to the line memory of a succeeding stage (lower stage) and stared in the line memory.例文帳に追加

画像を構成する画素データを、１ライン単位で記憶する複数段のラインメモリとして機能するメモリセル群からなる入力ＳＡＭ部２２の、その複数段のラインメモリそれぞれの記憶値が、所定の画素数分だけシフトされ、次の段（下の段）のラインメモリに転送されて記憶される。 - 特許庁

To provide a nonvolatile semiconductor storage device having such a memory cell constitution that the variation of the shapes of memory cells, which are arranged adjacently to each other in a mirror image relation caused by the asymmetry between the sources and drains of the memory cells does not affect the apparent characteristics of the memory cells.例文帳に追加

セルのソース、ドレイン間における非対象性に起因した、互いに鏡像の関係にある隣接したメモリセルの形状におけるばらつきを、外部から見た特性上には影響しないようなメモリセルの構成を有する不揮発性半導体記憶装置を提供する。 - 特許庁

In this memory module 100, an address generation circuit 120 generates the highest order bit B2 of the bank address insufficient for the purpose of specification of the memory cell that is the access target by use of the highest order bit of the row address output from the memory controller 12, and outputs it to SDRAM (Synchronous Dynamic Random Access Memory) 110.例文帳に追加

メモリモジュール１００において、アドレス生成回路１２０は、メモリコントローラ１２から出力されたロウアドレスの最上位ビットを用いて、アクセス対象となるメモリセルを特定するために不足するバンクアドレスの最上位ビットＢ２を生成し、これをＳＤＲＡＭ１１０に出力する。 - 特許庁

The driving section applies third signals (Pp1), having a voltage smaller than an absolute value of the voltage of the second signal to gate electrodes of all the memory cells included in the memory string, prior to the read-out of the data stored in the memory cell, by applying the first signal to at least any one of the memory cells.例文帳に追加

駆動部は、メモリセルの少なくともいずれかに第１信号を印加してメモリセルに記憶されたデータを読み出す前に、メモリストリングに含まれる全てのメモリセルのゲート電極に、第２信号の電圧の絶対値よりも小さい電圧を有する第３信号（Ｐｐ１）を印加する。 - 特許庁

To provide a recovery method of a NAND flash memory device in which interference effect due to difference between threshold voltage of an erasing cell and threshold voltage of a program cell can be reduced by raising threshold voltage of the erasing cell.例文帳に追加

消去セルのしきい値電圧を高めることにより、消去セルのしきい値電圧とプログラムセルのしきい値電圧との差によるインターフェランス効果が低減可能なＮＡＮＤ型フラッシュメモリ素子のリカバリ方法を提供する。 - 特許庁

A semiconductor storage device includes a semiconductor memory, which includes two or more cell peripheral circuits and two or more storage cells in which at least one of read and write is controlled by said cell peripheral circuit, for each of said cell peripheral circuits.例文帳に追加

２つ以上のセル周辺回路と、前記セル周辺回路ごとに、前記セル周辺回路により読み出し、書き込みのうち少なくとも一方を制御される２つ以上の記憶セルと、を備える半導体メモリ、を備える。 - 特許庁

The cell characteristic inspection circuit 450 is coupled to a sensing line of a page buffer section 420 and outputs a control signal according to a distribution state of the cell using a read-out voltage and a program verifying voltage about a selected memory cell.例文帳に追加

頁バッファ部４２０のセンシングラインに連結され、選択したメモリセルに対して読み出し電圧とプログラム検証電圧を用いてセル分布状態による制御信号を出力するセル特性検査回路４５０を有する。 - 特許庁

To enable a ferroelectric memory device to reduce a cell area more than that of a 2T2C type cell and unnecessitate a reference potential, a cell plate drive line and its drive circuit.例文帳に追加

本発明は、強誘電体メモリ装置において、２Ｔ２Ｃ型セルよりもセル面積を小さくできるとともに、リファレンス電位やセルプレート駆動線とその駆動回路を不要にできるようにすることを最も主要な特徴としている。 - 特許庁

The service processor 15 then initializes a memory 9 of the cell 3 for newly constituting the partition P_1, starts the partition P_1 constituted by the cell 3 and an IO part 11, and starts an OS of the partition P_1 constituted by the cell 3 and the IO part 11.例文帳に追加

次に、サービスプロセッサ１５は新たにパーティションＰ_1を構成するセル３のメモリ９を初期化し、セル３とＩＯ部１１で構成されるパーティションＰ_1を起動し、セル３とＩＯ部１１で構成されるパーティションＰ_1のＯＳを起動する。 - 特許庁

A second voltage lower than the first voltage is applied to the source of the selected cell and the sources of memory cells that share a bit line with the selected cell, and electrons are injected into the charge storage region of the selected cell to program.例文帳に追加

前記選択セルのソース及び前記選択セルとビットラインを共有するメモリセルのソースに前記第１電圧よりも低い第２電圧を印加して、前記選択セルの前記電荷貯蔵領域に電子を注入させてプログラムする。 - 特許庁

The memory cell array is constituted of a plurality of cell blocks, while a plurality of banks are defined by combination of cell blocks, and page length determined by the number of bands activated simultaneously is set by only connection change of wirings.例文帳に追加

メモリセルアレイは、複数のセルブロックにより構成されると共にセルブロックの組み合わせにより複数のバンクが定義され、且つ同時活性化されるバンク数により決まるページ長が配線の接続変更のみにより設定される。 - 特許庁

To provide a technology which improves a maintenance characteristics of a nanoscale charge trap insulator memory unit device and increases a cell integrated capacity by a large number of charge trap insulator cell arrays laminated to the vertical direction with the use of multiple of cell insulator layers.例文帳に追加

ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。 - 特許庁

To provide a method by which a write-in time for a cell array of a DRAM which comprises a semiconductor memory, especially, word lines and bit lines and in which a cell of a cell array is decided at an intersection point of these lines can be largely and surely shortened more than conventional one.例文帳に追加

半導体メモリー、特に、ワード線およびビット線を含み、これらの線の交差点でセルアレイのセルが確定されるＤＲＡＭのセルアレイへの書き込み時間が、確実に、従来よりも大幅に節約される方法を提供する。 - 特許庁

To provide a stacked cell which has a constitution suitable for the high integration and fining of a semiconductor memory device and has a constitution for preventing the oxidation of a plug in a manufacturing process of the cell, and to provide a manufacturing method of the cell.例文帳に追加

半導体メモリ装置の高集積化、微細化に適した構成を有するスタック型セルであって、該セルの製造工程におけるプラグの酸化を防止する構成を有するスタック型セル、及び該セルの製造方法の提供。 - 特許庁

To provide a ferroelectric memory in which disturbance tolerance in a non-selection cell can be improved by increasing a ratio of voltage applied to a ferroelectric capacitor of a selection-cell and a ferroelectric capacitor of a non-selection cell.例文帳に追加

選択セルの強誘電体キャパシタと非選択セルの強誘電体キャパシタとに印加される電圧比を大きくすることによって非選択セルにおけるディスターブ耐性を向上することが可能な強誘電体メモリを提供する。 - 特許庁

This traffic shaping device 100 is provided with a detecting part 110 for detecting the VPI of an ATM cell, a storage memory 120 for storing the ATM cell and a band control part 130 for controlling the output of the ATM cell.例文帳に追加

本発明のトラフィックシェーピング装置１００は、ＡＴＭセルのＶＰＩを検出する検出部１１０と、ＡＴＭセルを格納する格納メモリ１２０と、ＡＴＭセルの出力を制御する帯域制御部１３０を備える。 - 特許庁

To disclose a technology for enhancing retaining characteristics in a nano scale charge trap insulator memory and increasing a cell integration capacity by stacking a large number of charge trap insulator cell arrays in the vertical direction using a large number of cell insulation layers.例文帳に追加

ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。 - 特許庁

In a decelling process a CLD side converting circuit 1M converts the intra-device cells received from a cell demultiplexing circuit 1Q to the original ATM cell format, abandons the said monitoring cell, stores it in a CLD side memory device 1G and outputs it to a cell assembly/disassembly circuit 1P.例文帳に追加

デセル化処理過程では、ＣＬＤ側変換回路１Ｍにおいて、セル多重分離回路１Ｑから受信した装置内セルを元のＡＴＭセルフォーマットに変換すると共に前記監視セルを廃棄し、ＣＬＤ側メモリ装置１Ｇに記憶し、セル組立分解回路１Ｐに出力する。 - 特許庁

In a semiconductor integrated circuit device, a data signal DO is read from the selected memory cell MC while maintaining the word line WL corresponding to the selected memory cell MC at an "H" level during an RMW operation, a data signal read from a register 4 is added to the data signal DO to generate a write data signal DI, and the data signal DI is written in the selected memory cell MC.例文帳に追加

この半導体集積回路装置では、ＲＭＷ動作時に、選択メモリセルＭＣに対応するワード線ＷＬを「Ｈ」レベルに維持したまま、選択メモリセルＭＣからデータ信号ＤＯを読み出し、そのデータ信号ＤＯにレジスタ４から読み出したデータ信号を加算して書込データ信号ＤＩを生成し、そのデータ信号ＤＩを選択メモリセルＭＣに書き込む。 - 特許庁

Column lines BL0-BLn are connected with a read amplifier 3, and to read a data signal DA from a selected memory cell MC3 via the column line BL2 connected with the selected memory cell MC3, or to write the data signal DA in the sel.ected memory cell MC3, row lines WL0-WLm can be connected to a selection signal terminal GND.例文帳に追加

列ラインＢＬ０〜ＢＬｎは読み出し増幅器３と接続されており、選択されたメモリセルＭＣ３と接続された列ラインＢＬ２を介して、その選択されたメモリセルＭＣ３からデータ信号ＤＡを読み出すために、またはその選択されたメモリセルＭＣ３へデータ信号ＤＡを書き込むため、行ラインＷＬ０〜ＷＬｍはそれぞれ選択信号用端子ＧＮＤと接続可能である。 - 特許庁

The semiconductor device includes a semiconductor substrate 1, a memory cell MC formed on a principal plane of the substrate 1 and having the insulation gate transistor, an insulation film 14 formed on the memory cell MC, a metallic wire 21 electrically connected with the memory cell MC and formed on the insulation film 14, and an insulation film 22 formed to cover the insulation film 14 and the metallic wire 21.例文帳に追加

半導体基板１と、半導体基板１の主面に形成され、絶縁ゲート型トランジスタを有するメモリセルＭＣと、メモリセルＭＣ上に形成された絶縁膜１４と、メモリセルＭＣと電気的に接続され、絶縁膜１４上に形成された金属配線２１と、絶縁膜１４および金属配線２１を覆うように形成された絶縁膜２２とを有する。 - 特許庁

A magnetic random access memory comprises: a memory cell that includes a first magnetoresistive element capable of writing data in a magnetization direction of a free ferromagnetic layer which is changed by spin transfer; and a reference cell that includes multiple second magnetoresistive elements for storing data for reference in a magnetization direction of free ferromagnetic layers which are changed by spin transfer, and that is used when the memory cell conducts reading operation.例文帳に追加

磁気ランダムアクセスメモリは、スピン注入により変更される自由強磁性層の磁化の向きでデータを書き込み可能な第１磁気抵抗素子を含むメモリセルと、スピン注入により変更される自由強磁性層の磁化の向きでリファレンス用データを記憶する複数の第２磁気抵抗素子を含み、メモリセルの読み出し動作時に用いられるリファレンスセルとを具備する。 - 特許庁

The device includes a plurality of memory cell arrays and a control circuit for output a first signal which instructs a start of precharge to each memory cell array and a second signal which instructs a termination of precharge and a transfer to the read access, and the first signal is routed through a delay circuit so as to reach each memory cell array with time difference, and the second signal is routed not through the delay circuit.例文帳に追加

複数のメモリセルアレイと、各メモリセルアレイに対してプリチャージ開始を指示する第一の信号とプリチャージの終了とリードアクセスへの移行を指示する第二の信号とを出力する制御回路と、を備え、第一の信号が各メモリセルアレイに対して時間差を持って到達するように遅延回路を介して配線され、第二の信号が遅延回路を介さずに配線されている。 - 特許庁

A mask ROM (memory) 30 includes a first memory cell 10 constructed of a first capacitor 11 having an SiN film 5 with a permittivity of ε_1, and a second memory cell 20 constructed of a second capacitor 21 having a SBT film 4 with a permittivity of ε_2 higher than the permittivity of ε_1 of the SiN film 5.例文帳に追加

マスクＲＯＭ（メモリ）３０は、誘電率ε_１を有するＳｉＮ膜５を含む第１キャパシタ１１により構成された第１メモリセル１０と、ＳｉＮ膜５の誘電率ε_１よりも大きい誘電率ε_２を有するＳＢＴ膜４を含む第２キャパシタ２１により構成された第２メモリセル２０とを備えている。 - 特許庁

By using a shallow groove structure by the embedding of an insulating film for element separation, a decrease is prevented in an element separation breakdown voltage at a fine region, further variations can be reduced in the threshold of a selecting transistor, and the disturbance resistance of the memory cell can be improved by dividing the memory cell in a memory map by the selecting transistor.例文帳に追加

素子分離に絶縁膜の埋込みによる浅溝構造を用いることにより微細領域での素子分離耐圧の低下を防止し、さらに選択トランジスタのしきい値ばらつきを低減でき、また、メモリマット内のメモリセルを選択トランジスタによって分割することによりメモリセルのディスターブ耐性を改善できる。 - 特許庁

Among all the bit data of variable length communication cells, the bit data for the integer multiple of a first bit length are stored in a main cell storage memory 1 accessible for the first bit length, and bit data of no longer of the first bit length except for the bit data to be stored in the main cell storage memory 1 are stored in a fraction memory 2.例文帳に追加

この発明は、可変長通信セルの全ビットデータの内、第１のビット長の整数倍のビットデータを第１のビット長でアクセス可能な主セル格納メモリ１に蓄積し、主セル格納メモリ１に格納されるビットデータを除く第１のビット長未満のビットデータを端数メモリ２に蓄積して構成される。 - 特許庁

Instability and writability problems arising from relative variations between memory cell voltage and logic voltage are reduced by inhibiting assertion of word line signals that enable accesses to the memory cells when the memory cell voltage (Vcell) and the logic circuit voltage (Vdd) are not within an acceptable operating range.例文帳に追加

メモリ・セル電圧（Ｖｃｅｌｌ）と論理回路電圧（Ｖｄｄ）が許容可能な動作範囲内にないときにメモリ・セルへのアクセスをイネーブルするワード線信号をアサートすることを禁止することにより、メモリ・セル電圧と論理回路電圧との間の相対的な変動から生じる不安定性と書込み性問題を減少させる。 - 特許庁

The redundant memory cells 12 comprises a first redundant memory cell having the first characteristics in which the first electrical state corresponds to '1', and, the second electrical state corresponds to '0', and the second redundant memory cell having the second characteristics in which the second electrical state corresponds to '1', and the first electrical state corresponds to '0'.例文帳に追加

冗長メモリセル（１２）は、第１電気的状態が”１”に対応し、且つ、第２電気的状態が”０”に対応する第１特性を有する第１冗長メモリセルと、前記第２電気的状態が”１”に対応し、且つ、前記第１電気的状態が”０”に対応する第２特性を有する第２冗長メモリセルとを含む。 - 特許庁

A nonvolatile semiconductor memory device 10 is provided with a memory cell array 20; a shift value storing region 25 which stores a shift value SET; a control circuit 50 which controls data reading and writing for the memory cell array 20 and the shift value storing region 25; and a data processing circuit 100 which is connected to the control circuit 50.例文帳に追加

不揮発性半導体記憶装置１０は、メモリセルアレイ２０と、シフト値ＳＦＴを格納するシフト値格納領域２５と、メモリセルアレイ２０及びシフト値格納領域２５に対するデータの読み書きを制御する制御回路５０と、制御回路５０に接続されたデータ処理回路１００とを備える。 - 特許庁

The nonvolatile semiconductor memory device according to an embodiment includes: a memory cell MC-sel that consists of a variable resistive element VR and a capacitor CP which are connected in series between first and second conductive wires WL1 and BL1; and control circuits 2 and 3 which apply the first or second voltage pulse to the memory cell MC-sel.例文帳に追加

実施形態に係わる不揮発性半導体記憶装置は、第１及び第２の導電線ＷＬ１，ＢＬ１間に直列接続される可変抵抗素子ＶＲ及びキャパシタＣＰから構成されるメモリセルＭＣ−ｓｅｌと、メモリセルＭＣ−ｓｅｌに第１又は第２の電圧パルスを印加する制御回路２，３とを備える。 - 特許庁

When the semiconductor memory is accessed, if a corresponding bit line pair is a bit line pair connected to a memory cell to be accessed, each precharge circuit releases the precharing of the corresponding bit line pair, and continues the precharging of the corresponding bit line pair if the corresponding bit line pair is not a bit line connected to the memory cell to be accessed.例文帳に追加

各プリチャージ回路は、半導体メモリのアクセス時に、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対である場合、対応するビット線対のプリチャージを解除し、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対ではない場合、対応するビット線対のプリチャージを継続する。 - 特許庁

In a nonvolatile semiconductor memory device, a first element isolation insulating layer in a memory cell region is configured by embedding a first oxide film in a first element isolation groove in the memory cell region, and the top surface of the first oxide film exists between the top surface of a semiconductor substrate and the top surface of a first gate electrode.例文帳に追加

不揮発性半導体記憶装置は、メモリセル領域の第１素子分離絶縁層が当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が半導体基板の上面と第１ゲート電極の上面との間に存在するように構成されている。 - 特許庁

Each memory cell block MC has a plurality of memory cells consisting of a selection transistor Q and a ferroelectric capacitor C, a reference data storing memory cell consisting of a selection transistor QREF and a ferroelectric capacitor CREF, a read-out transistor QR, bit lines BL, sub-bit lines SBL, and a reset line RST.例文帳に追加

各メモリセルブロックＭＣは、選択トランジスタＱと強誘電体キャパシタＣとからなる複数のメモリセルと、選択トランジスタＱＲＥＦと強誘電体キャパシタＣＲＥＦとからなるリファレンスデータ格納メモリセルと、読み出しトランジスタＱＲと、ビット線ＢＬと、サブビット線ＳＢＬと、リセット線ＲＳＴとを有している。 - 特許庁

In a method for controlling a non-volatile semiconductor memory, program pulses P1, P2,...Pn whose magnitude of voltage is gradually increased are inputted to the control terminal of a memory cell, the total of pulse width tpp of the program pulses Pn at the maximum voltage is made half the time tpgm required for programming a memory cell by using only the maximum voltage (-Vgend).例文帳に追加

この不揮発性半導体メモリの制御方法は、漸次電圧の大きさが増加する複数のプログラムパルスＰ_1,Ｐ_2,…Ｐｎをメモリセルの制御端子に入力し、最大電圧時のプログラムパルスＰｎのパルス幅ｔppの合計を、その最大電圧(−Ｖｇend)のみでメモリセルをプログラムするのに必要な時間ｔpgmの２分の１にする。 - 特許庁

A nonvolatile semiconductor memory 10 includes a memory cell 11 storing complementary data, complementary bit lines BLT, BLB connected to the memory cell 11, a pre-charge circuit 60 pre-charging the complementary bit line to the prescribed potential, a latch type sense amplifier 70, and a current control circuit 50 connected to the complementary bit lines.例文帳に追加

不揮発性半導体メモリ１０は、相補データを記憶するメモリセル１１と、メモリセル１１に接続された相補ビット線ＢＬＴ，ＢＬＢと、その相補ビット線を所定の電位にプリチャージするプリチャージ回路６０と、ラッチ型センスアンプ７０と、相補ビット線に接続された電流制御回路５０と、を備える。 - 特許庁

The semiconductor integrated circuit is provided with a plurality of non-volatile memory cells to which electric erasure and writing are made possible and includes a control means for applying a pulse-shaped voltage to the non-volatile memory cell until a threshold voltage of the non-volatile memory cell having a first threshold voltage is changed into a second threshold voltage.例文帳に追加

半導体集積回路は、電気的消去及び書込み可能な不揮発性メモリセルを複数個備え、第１のしきい値電圧を持つ前記不揮発性メモリセルのしきい値電圧が第２のしきい値電圧に変化されるまで不揮発性メモリセルにパルス状電圧を与えるための制御手段を含む。 - 特許庁