「Memory Cell」に関連した英語例文の一覧と使い方(97ページ目) - Weblio英語例文検索

A redundant row decoder 14 disables a selection to be made by the normal row decoder 9 and selects any one of redundancy memory cell lines when a specified row address matches a row address of a predetermined normal memory cell, as long as the enable signal is activated.例文帳に追加

冗長ロウデコーダ１４は、イネーブル信号が活性化された場合には限り、指定されたロウアドレスと、所定の正規メモリセルのロウアドレスとが一致したときに、正規ロウデコーダ９による選択を禁止し、いずれかの冗長メモリセル行を選択する。 - 特許庁

The multiplexer MUX0 connects a main bit line connected to an R-side electrode of the even-numbered memory cell in a row direction to the sense amplifier SA0, and connects a main bit line connected to an L-side electrode of the odd-numbered memory cell to the sense amplifier SA1.例文帳に追加

マルチプレクサＭＵＸ０は、行方向の偶数番目のメモリセルのＲ側電極に接続されたメインビット線をセンスアンプＳＡ０に接続し、奇数番目のメモリセルのＬ側電極に接続されたメインビット線をセンスアンプＳＡ１に接続する。 - 特許庁

With the application of the bias magnetic field, a data-line voltage difference between before and after the change of electric resistance of the selection memory cell by polarity according to a stored data level is amplified by a sense amplifier, and thus data reading is performed by only accessing the selection memory cell.例文帳に追加

バイアス磁界の印加によって、選択メモリセルの電気抵抗が記憶データレベルに応じた極性で変化する前後のデータ線電圧差をセンスアンプで増幅することによって、選択メモリセルへのアクセスのみでデータ読出が実行される。 - 特許庁

Moreover, the data equivalent to all input output pads read from a memory cell are divided into a plurality of groups for each of a part of the input/output pads and the data are compared with data beforehand written into a memory cell for each group by a DQ compression determination circuit.例文帳に追加

また、メモリセルから読み出された、すべての入出力バッド分のデータを、ＤＱ圧縮判定回路により、一部の入出力バッド分ずつ複数の組に分け、その組ごとに、あらかじめメモリセルに書き込まれたデータと比較する。 - 特許庁

A sense amplifier 120 amplifies a voltage difference of the data line before and after the electric resistance of the selected memory cell changes with a polarity in response to the stored data level to permit execution of data reading by having only to access the selected memory cell.例文帳に追加

バイアス磁界の印加によって、選択メモリセルの電気抵抗が記憶データレベルに応じた極性で変化する前後のデータ線電圧差をセンスアンプ１２０で増幅することによって、選択メモリセルへのアクセスのみでデータ読出が実行される。 - 特許庁

A first deterioration detecting circuit detects deterioration of the characteristic of the real memory cell when the number of erasing pulses impressed until the time the data of the real memory cell are erased is equal to or smaller than a preset first reference frequency, and outputs a first detection signal.例文帳に追加

第１劣化検出回路は、リアルメモリセルのデータが消去されるまでに印加された消去パルスの数が予め設定された第１基準回数以下のときに、リアルメモリセルの特性の劣化を検出し、第１検出信号を出力する。 - 特許庁

A word line keeper circuit 13 added so as to reduce power consumption during stand-by by executing power supply separation between the memory cell array part 10 of SRAM Macro and a peripheral circuit part, is formed by commonly using a dummy element in the dummy element area 14 of the memory cell array part.例文帳に追加

SRAM Macroのメモリセルアレイ部１０と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路１３を、メモリセルアレイ部のダミー素子領域１４のダミー素子を共用して形成する。 - 特許庁

A voltage adjusting circuit ESA outputs the adjusting signal ADJ in accordance with cell current made to flow through respectively the memory cells EMC for evaluation when read-out operation of the memory cell EMC for evaluation is performed in order to approach the internal voltage VBST to an expected value.例文帳に追加

電圧調整回路ＥＳＡは、内部電圧ＶＢＳＴを期待値に近づけるために、評価用メモリセルＥＭＣの読み出し動作時に、評価用メモリセルＥＭＣにそれぞれ流れるセル電流に応じて調整信号ＡＤＪを出力する。 - 特許庁

One of a pair of the first write line drivers connected to both ends of at least one of first write lines is located outside the upper end or the lower end of the memory cell array, while the other is located outside the left end or the right end of the memory cell array.例文帳に追加

少なくとも１つの第１書き込み線の両端に接続された１対の第１書き込み線ドライバの一方はメモリセルアレイの上端外側または下端外側に位置し、他方はメモリセルアレイの左端外側または右端外側に位置する。 - 特許庁

In a nonvolatile memory cell which includes a MONOS transistor Q_1 for memory and a MIS transistor Q_2 for cell selection, a nitrogen introduced region 20 wherein nitrogen is introduced is formed in alignment with the gate electrode 8 of the MONOS transistor Q_1.例文帳に追加

メモリ用のＭＯＮＯＳ型トランジスタＱ_1とセル選択用のＭＩＳ型トランジスタＱ_2とを含む不揮発性メモリセルにおいて、ＭＯＮＯＳ型トランジスタＱ_1のゲート電極８に整合して、窒素を導入した窒素導入領域２０を形成する。 - 特許庁

To provide a semiconductor storage device capable of easily preventing concentration of access on a specific memory cell in the semiconductor storage device and enabling the lifetime of the whole semiconductor storage device to be prolonged with respect to the rewriting lifetime of the memory cell.例文帳に追加

半導体記憶装置中の特定のメモリセルへのアクセスの集中を容易に防止することができ、メモリセルの書き換え寿命に対して、半導体記憶装置全体の寿命を大きく延長することが出来る半導体記憶装置を提供する。 - 特許庁

The memory device 13 memorizes the full/empty status of each cell, and the remaining gas quantity in the cells in use is calculated from the formula of the cell internal pressure - gas remaining quantity stored in the memory device 13 and the gas remaining quantity in the gas vessel is obtained by adding the cells in full to the calculation.例文帳に追加

メモリ装置により各セル毎の満タン／空を記憶し、メモリ装置に記憶されているセル内圧−ガス残量の関係式から使用中のセルのガス残量を求め、満タンのセルと合わせてガス容器のガス残量を算出する。 - 特許庁

A main data line MDL_-Rl for read-out is formed on a memory cell array, a main data line MDL_-Aj for automatic write and erasure is formed in a region being apart from the memory cell array, and page read-out substance corresponding to dual work is realized using three layers metal wiring.例文帳に追加

メモリセルアレイ上に読み出し用の主データ線ＭＤＬ＿Ｒｌを形成し、メモリセルアレイから離れた領域にオート用の主データ線ＭＤＬ＿Ａｊを形成し、三層メタル配線を用いてデュアルワーク対応のページ読み出し品を実現した。 - 特許庁

In write operation for a memory cell transistor 10, write for the memory cell transistor 10 is performed by utilizing only capacity formed in a parasitic capacity 13 of the bit lines 12 and injecting electric charges filled in the capacity to a floating gate.例文帳に追加

メモリセルトランジスタ１０への書き込み動作において、ビット線１２の寄生容量１３で形成された容量のみを利用して、その容量に充填された電荷を、フローティングゲートに注入することにより、メモリセルトランジスタ１０への書き込みを実行する。 - 特許庁

To provide a flash memory for the next generation by applying the (Ta_2O_5)_1-x-(Al_2O_3)_x film which has a large dielectric constant and is stable from the viewpoint of stoichiometry to a cell transistor of flash memory and thereby improves electrical characteristic and reliability of the cell transistor.例文帳に追加

誘電定数が大きく且つ化学量論的に安定した（Ｔａ_２Ｏ_５）_１-ｘ−（Ａｌ_２Ｏ_３）_ｘ膜をフラッシュメモリのセルトランジスタに適用してセルトランジスタの電気的特性及び信頼性を向上させ、次世代フラッシュメモリを実現すること。 - 特許庁

Each one line is connected to each global bit line GB from 128 main bit lines MB shared by memory cell arrays MCA00 and MCA02 and 128 main bit lines MB shared by memory cell arrays MCA01 and MCA03.例文帳に追加

各グローバルビット線ＧＢには、メモリセルアレイＭＣＡ００及びＭＣＡ０２に共有された１２８本のメインビット線ＭＢ並びにメモリセルアレイＭＣＡ０１及びＭＣＡ０３に共有された１２８本のメインビット線ＭＢから１本ずつが接続されている。 - 特許庁

In a write operation, the bit line precharge circuit 120 controls the potential of a low-data holding power supply of a memory cell corresponding to a selected bit line to be higher than that of a low-data holding power supply of a memory cell corresponding to an unselected bit line.例文帳に追加

そして、書き込み動作時に、ビット線プリチャージ回路１２０によって、選択されたビット線に対応したメモリセルのローデータ保持電源の電位を、非選択のビット線に対応したメモリセルのローデータ保持電源よりも高い電位に制御する。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

After memory cell data are erased en bloc by a predetermined block unit (step S2), a threshold voltage Vth is compared with a first repair verify voltage RV0 to determine whether each memory cell of the block is in an excessively erased state or not (step S3).例文帳に追加

メモリセルのデータを所定ブロック単位で一括消去した（ステップＳ２）後、当該ブロック中の各メモリセルについて閾値電圧Ｖｔｈを第１リペア・ベリファイ電圧ＲＶ０と比較し過消去状態にあるか否かを判定する（ステップＳ３）。 - 特許庁

In a non-volatile memory cell including a MONOS-type transistor Q_1 for memory and a MIS-type transistor Q_2 for cell selection, the length B of a charge accumulation film 16 is made shorter than that A of the gate electrode 20 of the MONOS-type transistor Q_1.例文帳に追加

メモリ用のＭＯＮＯＳ型トランジスタＱ_1とセル選択用のＭＩＳ型トランジスタＱ_2とを含む不揮発性メモリセルにおいて、ＭＯＮＯＳ型トランジスタＱ_1のゲート電極２０の長さＡに比べて、電荷蓄積膜１６の長さＢを短くする。 - 特許庁

To provide a nonvolatile memory element which is allowed to compensate for a cell threshold voltage in order to prevent various errors caused by fluctuation in cell threshold voltage occurring depending on characteristics of the nonvolatile memory element, and its self compensation method.例文帳に追加

不揮発性メモリ素子の特性に応じてセルしきい電圧に変動を生じることで発生する種々のエラー不良を防ぐためにセルしきい電圧を補償できるようにした不揮発性メモリ素子とその自己補償方法を提供する。 - 特許庁

To provide a method for controlling a non-volatile semiconductor memory having a floating gate by which the dispersion of the threshold values of each cell in a memory cell array can be suppressed, the controllability of threshold distribution can be improved, and program speed can be improved.例文帳に追加

浮遊ゲートを有する不揮発性半導体メモリにおいて、メモリセルアレイ内の各セルの閾値のばらつきの抑制と、閾値分布の制御性の向上と、プログラム速度の向上を図れる不揮発性半導体メモリの制御方法を提供する。 - 特許庁

To improve the readout margin, while taking into account a leak current varied according to the resistance value of a memory cell to be read out consisting of a variable resistance element for storing multi-value information, in a semiconductor storage device having a memory cell array of a cross point type.例文帳に追加

クロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、多値情報を記憶する可変抵抗素子からなる読出し対象のメモリセルの抵抗値に依存して変化するリーク電流を考慮して、読出しマージンの向上を図る。 - 特許庁

While applying the refresh voltage, programming of the PMC memory cell in the erased state to the programmed state is prevented, and that, by applying the refresh voltage, stabilizing the programmed state of the PMC memory cell is performed.例文帳に追加

リフレッシュ電圧は、リフレッシュ電圧を印加する間、消去状態にあるＰＭＣメモリセルのプログラム状態へのプログラムが防止され、また、リフレッシュ電圧を印加することによって、ＰＭＣメモリセルのプログラム状態が安定になるように選択される。 - 特許庁

To efficiently dispose a cross point cell array that includes a nonvolatile ferroelectric capacitor and a serial PN diode chain, thus enabling the reduction of the whole memory size in a nonvolatile memory device using a serial diode cell.例文帳に追加

本発明は直列ダイオードセルを利用した不揮発性メモリ装置に関し、不揮発性強誘電体キャパシタと直列ＰＮダイオードチェーンを含むクロスポイントセルアレイを効率的に配置し、全体的なメモリのサイズを縮小することができるようにする。 - 特許庁

To manufacture a memory cell and a transistor(Tr) of the peripheral circuit of the memory cell in parallel without forming an MOS structure on the surface opposed to an element separation region 107 in the element region of the Tr, with no increase in the pattern area of the Tr.例文帳に追加

メモリセルの周辺回路のトランジスタ（Ｔｒ）のパターン面積を増大させずに、このＴｒの素子領域の素子分離領域１０７と対向する面にＭＯＳ構造を形成させること無く、メモリセルとこのＴｒを並行して製造する。 - 特許庁

A method of reading a flash memory device divides a plurality of page buffers connected to a memory cell array through a lot of bit lines into at least two groups, sequentially shifts a point in time to drive the page buffers on a group unit and reads the storage status of each cell.例文帳に追加

フラッシュメモリ素子の読出し方法は、多数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つのグループに分割し、ページバッファをグループ単位で順次時点をずらして駆動し、各セルの記憶状態を読み出す。 - 特許庁

A bias voltage BIAS to be input to the clamp NMOS transistor 102 can be set high and the drain voltage of the memory cell 101 can also be high, and hence a current value of the memory cell 101 becomes larger and the speed of sensing a current of a sense amplifier circuit 104 is improved.例文帳に追加

クランプ用ＮＭＯＳトランジスタ１０２のバイアス電圧ＢＩＡＳが高く設定ででき、メモリセル１０１のドレイン電圧も高くなるので、メモリセル１０１の電流値が多くなり、センスアンプ回路１０４の電流センス速度が向上する。 - 特許庁

The semiconductor integrated circuit for display control includes: a memory cell array ARY capable of storing display data; peripheral circuits 100-1, 101-1, 102-1, 103-1 capable of writing and reading the display data; and a control circuit capable of controlling read/write operation of the memory cell array.例文帳に追加

表示データを記憶可能なメモリセルアレイ（ＡＲＹ）と、表示データの書込み及び読出しを可能とする周辺回路（１００−１，１０１−１，１０２−１，１０３−１）と、上記メモリセルアレイのリード・ライト動作を制御可能な制御回路とを設ける。 - 特許庁

A method for reading in an MRAM device includes partially switching magnetic moments in a reference memory cell to generate a reference current; measuring a read current through a memory cell to be read; and comparing the read current with the reference current.例文帳に追加

ＭＲＡＭ装置の読取方法は、基準電流を発生するために基準メモリセルの磁気モーメントを部分的に切換え、読取られるメモリセルを通る読取電流を測定し、読取った電流を基準電流と比較するステップを含んでいる。 - 特許庁

A semiconductor device in an embodiment comprises: a semiconductor substrate; an element region of a memory cell provided on the semiconductor substrate; and an active region and an element isolation region formed in a line-and-space pattern in the element region of the memory cell.例文帳に追加

本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルの素子領域と、前記メモリセルの素子領域にラインアンドスペースパターン状に形成された活性領域および素子分離領域とを備える。 - 特許庁

In order to detect the memory cell MC in which a diode Di has short-circuited, a short circuit failure detection circuit 30 applies a reverse bias to the memory cell MC and causes a current detector 33 to detect whether the current flows through the word line WL.例文帳に追加

ショート不良検出回路３０は、ダイオードＤｉが短絡不良したメモリセルＭＣを検出するため、メモリセルＭＣに逆バイアスを印加し、ワード線ＷＬに電流が流れるか否かを電流検出器３３により検出する。 - 特許庁

The control part performs control to repeat a writing operation for applying a writing pulse voltage to a selected memory cell and for applying an intermediate voltage to a non-selected memory cell, a writing verify operation, and a step-up operation for increasing the writing pulse voltage.例文帳に追加

制御部は、選択メモリセルに書き込みパルス電圧を印加するとともに、非選択メモリセルに中間電圧を印加する書き込み動作、書き込みベリファイ動作、及び書き込みパルス電圧を上昇させるステップアップ動作を繰り返す制御を司る。 - 特許庁

To provide structure of a non-volatile memory TEG in which all memory cells in TEG can be simultaneously operated excluding a memory cell in which a current between a source and a drain is made to flow in the reverse direction when voltage is applied to each TEG electrode.例文帳に追加

各ＴＥＧ電極に電圧を印加した時にソース・ドレイン間電流が逆方向に導通するメモリセルを除いてＴＥＧ内の全メモリセルを同時に動作可能な不揮発性メモリＴＥＧの構造を提供する。 - 特許庁

Write-in voltage Vpgm is applied to a control gate pf a selected memory transistor of the NAND cell, Vss is applied to a control gate of an adjacent non-selection memory transistor, and data is written by the selected memory transistor.例文帳に追加

ＮＡＮＤセルの選択されたメモリトランジスタの制御ゲートに書き込み電圧Ｖｐｇｍを印加し、その両隣の非選択メモリトランジスタの制御ゲートにＶｓｓを印加して、選択されたメモリトランジスタでデータ書き込みを行う。 - 特許庁

To provide a semiconductor memory array device and a manufacturing method thereof, where the memory array device is capable of carrying out a read-out operation stably by a method wherein a means that is independent of the state of an adjacent EEPROM cell when the memory array device is kept in a read-out operation is provided.例文帳に追加

読み出し動作時に、隣接ＥＥＥＰＲＯＭセルの状態に依存しない手段を講じることにより、安定した読み出し動作を実現する半導体メモリアレイ装置およびその製造方法を提供する。 - 特許庁

To provide a semiconductor memory device performing an update operation in which a column address of a newly generated defective memory cell is stored in a defective column address so as to enhance the longevity and operation reliability of a memory device, and an operation method thereof.例文帳に追加

新たに発生される不良メモリセルのカラムアドレスを不良カラムアドレスに格納する更新動作を遂行し、メモリ装置の寿命と動作の信頼性を高めることができる半導体メモリ装置及びその動作方法を提供する。 - 特許庁

To provide a circuit device of a semiconductor memory and a method in which quality of a semiconductor memory being as high as possible can be achieved for a holding time of a memory cell with comparatively slight test, restoration, and repair cost.例文帳に追加

比較的わずかなテスト及び修復、修理コストのもとでメモリセルの保持時間に関して、半導体メモリのできるだけ高い品質を達成することを可能にする半導体メモリの回路装置及び方法を提供すること。 - 特許庁

The semiconductor memory has a burst read-out function for outputting successively data stored in continuous memory regions of a memory cell array provided in synchronization with an input clock and is provided with a cycle count part 51 and a cycle control part 52.例文帳に追加

半導体メモリは、入力されるクロックに同期して備えられたメモリセルアレイの連続するメモリ領域に記憶されているデータを順次出力するバースト読み出し機能を有し、サイクルカウント部５１とサイクル制御部５２とを具備する。 - 特許庁

To provide a configuration of a semiconductor memory having a redundancy relieving circuit which can perform efficiently redundancy relieving in its layout and operation speed, when the memory has memory cell arrays of a large scale.例文帳に追加

大規模なメモリセルアレイを有する半導体記憶装置において、冗長救済をレイアウト面からも動作スピード面からも効率的に実行できる冗長救済回路を有する半導体記憶装置の構成を提供する。 - 特許庁

In this way, the circuit and/or algorithms utilized for reading and modifying memory cells in the memory cell core that maintain the sector protection information is the same utilized for reading and modifying the other memory cells in the core.例文帳に追加

このように、セクター保護情報を維持するメモリセルコア内のメモリセルの読取及び修正を行うために使用される回路及び／又はアルゴリズムは該コア内のその他のメモリセルの読取及び修正のために使用されるものと同一である。 - 特許庁

To provide a nonvolatile ferroelectric memory device and a method for driving it in which chip size is reduced and cost competition force of a chip is improved by achieving a role of a plurality of conventional memory cells by one memory cell.例文帳に追加

一つのメモリセルが従来の複数個のメモリセルの役割を果たすようにすることで、チップサイズを減らすと共に、チップのコスト競争力を高められるようにした不揮発性強誘電体メモリ装置及びその駆動方法を提供する。 - 特許庁

A semiconductor memory device is provided with a plurality of memory cell arrays 1 provided with memory cells which can be re-written electrically and which consist of variable resistance elements for storing a resistance value as data, a column control circuit 2, and a row control circuit 3.例文帳に追加

半導体記憶装置は、電気的書き換え可能で抵抗値をデータとして記憶する可変抵抗素子からなるメモリセルを備えた複数のメモリセルアレイ１と、カラム制御回路２及びロウ制御回路３とを備える。 - 特許庁

The magnetic memory cell has a magnetic substance memory layer for storing data by the magnetization state, and a spin control layer for supplying spin electrons to the magnetic substance memory layer by the same control principle regardless of the data being written, based on the writing current.例文帳に追加

磁気メモリセルは、磁化状態によりデータを記憶する磁性体記憶層と、書き込み電流に基づいて書き込むデータに依らず同一の制御原理で磁性体記憶層にスピン電子を供給するスピン制御層とを備える。 - 特許庁

To provide a nonvolatile semiconductor memory and its manufacturing method capable of attaining the microfabrication of the nonvolatile semiconductor memory, while suppressing the variation in the threshold voltage of each memory cell by reducing the source resistance.例文帳に追加

ソースの抵抗を低減して、各メモリセルのしきい値電圧のばらつきを抑制すると共に、不揮発性半導体記憶装置の微細化を図ることができる不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁