「N-source」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

With this configuration, even if a portion of relatively low impurity concentration in the second region 4b of the n^+ type source region 4 remains slightly or disappears through a damage removing step, for enhanced oxidation at the portion of high impurity concentration in the second region 4b, a region which goes through enhanced oxidation decreases because oxidation takes time at the portion of relatively low impurity concentration.例文帳に追加

これにより、ダメージ除去工程を行ったときに、ｎ^+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分が若干残るか、もしくは、この部分が消失して第２領域４ｂのうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。 - 特許庁

In a SRAM, a cut-off circuit 12a comprises a P channel MOS transistor 34 connected between a source of a N-channel MOS transistor 13a constituting a bit line load and one end of a bit line BL and an inverter 33 giving an inversion signal of a signal appearing at one end of a bit line B to a gate of the P-channel MOS transistor 34.例文帳に追加

ＳＲＡＭにおいて、遮断回路１２ａは、ビット線負荷を構成するＮチャネルＭＯＳトランジスタ１３ａのソースとビット線ＢＬの一方端との間に接続されたＰチャネルＭＯＳトランジスタ３４と、ビット線ＢＬの一方端に現われる信号の反転信号をＰチャネルＭＯＳトランジスタ３４のゲートに与えるインバータ３３とを含む。 - 特許庁

The concentration of electric fields to the part of the n-type offset drain region 32 protruded to a source side than a field oxide film 33 is relaxed by making the quantity of impurities per unit area in the protruded part smaller than that of impurities per unit area in the part of the region 32 under the field oxide film 33 by forming the protruded part to have a comb- shaped flat surface.例文帳に追加

ｎ−オフセットドレイン領域３２の、フィールド酸化膜３３よりもソース側にはみ出る部分を、平面形状が櫛歯状になるように形成することによって、そのソース側にはみ出た部分の単位面積当たりの不純物量を、フィールド酸化膜３３の下の部分の単位面積当たりの不純物量よりも少なくし、ソース側にはみ出た部分への電界の集中を緩和する。 - 特許庁

In a NAND type flash memory in which a memory cell array 1 is provided in a p-well 13, a positive voltage is applied to a source line SL consisting of n+ type diffusing layers or a negative voltage is applied to the p-well 13 at the time of erasing verifying operation by which threshold voltage of a memory cell in an erasing state is judged.例文帳に追加

ｐウェル１３中にメモリセルアレイ１が設けられたＮＡＮＤ型フラッシュメモリにおいて、消去状態のメモリセルのしきい値電圧を判定する消去ベリファイ動作時に、ｎ^+ 型拡散層からなるソース線ＳＬに正の電圧を印加するか、または、ｐウェル１３に負の電圧を印加する。 - 特許庁

In this electrooptical device, TFTs for switching pixels in a display region and TFTs for forming a circuit in a peripheral circuit region all consist of the same conduction type (e.g. N channel) TFTs and polysilicon of the same conduction type with the TFTs is embedded in contact holes 82 and 83 for electrical connection to a source region or drain regions 1d and 1e of the TFT 30.例文帳に追加

本発明の電気光学装置は、表示領域内の画素スイッチング用ＴＦＴと周辺回路領域内の回路形成用ＴＦＴが全て同一導電型（例えばＮチャネル）のＴＦＴであり、ＴＦＴ３０のソース領域またはドレイン領域１ｄ，１ｅとの電気的接続をとるコンタクトホール８２，８３内に前記ＴＦＴと同一導電型のポリシリコンが埋め込まれている。 - 特許庁

A control line is extended between the transmitting side (Source) and the receiving side (Target), a simple control signal is transmitted synchronously to the transmitting side before and after data transmission, the control signal is compared with its specific conditions on the receiving side, data reception start timing and end timing are obtained, noise reception is rejected excepting that time band and S/N ratio is elevated during transmission.例文帳に追加

本発明は送信側（Ｓｏｕｒｃｅ）と受信側（Ｔａｒｇｅｔ）の間に制御ラインを追加増設し、データ伝送前後において送信側に簡単な制御信号を同期送信させ、制御信号がその特定条件に符合するか否かを受信側に比較対照させ、データ受信開始と終了のタイミングを把握させ、この時間帯以外のノイズ受信を拒否させて、伝送時のＳ／Ｎ比を上昇させるものである。 - 特許庁

The conductive film, the film having the n-type conductivity, and the oxide semiconductor film containing In, Ga and Zn are etched using the channel protective layer and gate insulating films as etching stoppers with the resist mask, so that source and drain electrode layers, a buffer layer, and a semiconductor layer are formed.例文帳に追加

このレジストマスクと共に、チャネル保護層及びゲート絶縁膜をエッチングストッパーとして利用して、導電膜と、ｎ型の導電型を有する膜と、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜をエッチングして、ソース電極層及びドレイン電極層と、バッファ層と、半導体層を形成する。 - 特許庁

An output from a single-phase amplifier circuit 20, to which an output from a differential amplifier circuit 10 is input, is input to a clamp circuit 41 using a source follower consisting of an N channel MOS transistor MN5, and the charging time of the capacitance Cp can be shortened narrowing a necessary charging voltage width without providing a new constant voltage source, by limiting an input of the single-phase amplifier circuit 20 using the clamp circuit 41.例文帳に追加

差動増幅回路１０の出力が入力される単相増幅回路２０の出力をＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワによるクランプ回路４１に入力し、当該クランプ回路４１により単相増幅回路２０の入力を制限することにより、新たに定電圧源を設けることなく必要な充電電圧幅を狭めて容量Ｃｐの充電時間を短くすることができる。 - 特許庁

In the MOS transistor circuit provided with a logic circuit connected between a high-voltage source VDD and a low-voltage source GND and a CMOS output circuit 14 that is connected between the two voltage sources and receives the output of the logic circuit, the CMOS output circuit 14 employs an enhancement P-channel MOS transistor EPMOS and a depletion N-channel MOS transistor DNMOS.例文帳に追加

高電位源ＶＤＤと低電位源ＧＮＤとの間に接続された論理回路と、前記２つの電位源との間に接続され前記論理回路の出力を入力とするＣＭＯＳ出力回路１４とを備えたＭＯＳトランジスタ回路において、前記ＣＭＯＳ出力回路１４はＰチャネルＭＯＳトランジスタＥＰＭＯＳはエンハンスメント型で、ＮチャネルＭＯＳトランジスタＤＮＭＯＳはデプレッション型で構成されていることを特徴とする。 - 特許庁

A field effect transistor uses carbon nanotubes as channels, wherein the drain electrode and the source electrode are connected in series with a plurality of carbon nanotubes, and carbon nanotubes 1, in contact with the gate via a gate insulating layer, are doped to have an n-type or a p-type, and carbon nanotubes 2, in contact with the source and drain electrodes, are doped in a complementary fashion with the carbon nanotubes 1.例文帳に追加

本発明に係る電界効果型トランジスタは、カーボンナノチューブをチャネルに用いる電界効果型トランジスタにおいて、ドレイン電極とソース電極が複数のカーボンナノチューブで直列に接続されていて、ゲートとゲート絶縁層を介して接しているカーボンナノチューブ１がｎ型またはｐ型にドーピングされて、ソースおよびドレイン電極と接触しているカーボンナノチューブ２がカーボンナノチューブ１とは相補的にドーピングされていることを特徴とする。 - 特許庁

In the method for preparing a transistor having a semiconductor containing source and drain regions and a channel formation regions, a gate insulated film in contact with the semiconductor, and a gate electrode in contact with the gate insulated film; the source and drain regions are formed by adding N or P type impurities in the semiconductor and then radiating an Nd: YAG laser beam onto the semiconductor having the impurities added therein.例文帳に追加

ソース領域、ドレイン領域及びチャネル形成領域を含む半導体、該半導体に接したゲート絶縁膜並びに該ゲート絶縁膜に接したゲート電極を有するトランジスタの作製方法において、前記ソース領域及び前記ドレイン領域は、半導体にＮ型もしくはＰ型の不純物を添加した後、前記不純物が添加された半導体にＮｄ：ＹＡＧレーザー光を照射して形成されることを特徴とするトランジスタの作製方法。 - 特許庁

Ion implantation is carried out surrounding gate electrodes 305 to 307 of transistors formed in a pixel 2 to form n^+ regions 426 and 427 functioning as a source region and a drain region, thereafter a first insulating film 35 and a second insulating film 36 functioning as a block film are formed, and a sidewall of a gate electrode having the first insulating film 35 and the second insulating film 36 partly is formed by etch-back.例文帳に追加

画素２に形成されたトランジスタのゲート電極３０５〜３０７の周辺にイオン注入を行うことでソース領域及びドレイン領域として機能するｎ^＋領域４２６、４２７を形成し、その後に、ブロック膜として機能する第１の絶縁膜３５及び第２の絶縁膜３６を成膜し、エッチバックによって第１の絶縁膜３５及び第２の絶縁膜３６をその一部としたゲート電極のサイドウォールを形成する。 - 特許庁

The output buffer 3 is formed by using a P channel transistor 1 as a transistor which inputs an input signal at its gate electrode and the source potential of an N channel transistor forming a NAND gate 8 as a precedent-stage driver is switched by a switch circuit 11 to make the level of the signal inputted to the gate electrode of the P channel transistor lower in a test than in normal use.例文帳に追加

出力バッファ３を、入力信号がそのゲート電極に入力されるトランジスタにＰチャネルトランジスタ１を用いて形成し、前段ドライバとしてのＮＡＮＤゲート８を形成しているＮチャネルトランジスタのソース電位を、スイッチ回路１１で切り替えることにより、上記Ｐチャネルトランジスタのゲート電極に入力される信号のレベルを、テスト時には通常使用時よりも低いレベルとするようにしたものである。 - 特許庁

The source drain electrodes 150 comprise silicon germanium layers 111 formed at respective recessed parts 100a provided in the n-type semiconductor region 100, at least to the depth of a channel region from the bottom part thereof, carbon doped silicon germanium layers 112 formed thereupon and containing carbon and germanium of concentration lower than the germanium concentration of the silicon germanium layers, and metal silicide layers 115 formed thereupon.例文帳に追加

ソースドレイン電極１５０は、ｎ型半導体領域１００に設けられた各リセス部１００ａに、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層１１１と、その上に形成され、炭素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含むカーボンドープドシリコンゲルマニウム層１１２と、その上に形成された金属シリサイド層１１５とから構成される。 - 特許庁

In the fabrication process of a vertical MOSFET, an n-type vertical MOSFET becoming an actual product and a p-type lateral MOSFET for evaluation having a gate electrode structure identical to that of the vertical MOSFET are fabricated on the same semiconductor substrate 11 by performing ion implantation for forming the source region 17 of the vertical MOSFET while masking the forming region of the lateral MOSFET.例文帳に追加

縦型ＭＯＳＦＥＴの製造プロセスにおいて、横型ＭＯＳＦＥＴの形成領域をマスクした状態で、縦型ＭＯＳＦＥＴのソース領域１７を形成するためのイオン注入をおこなうことにより、同一半導体基板１１上に、実際の製品となるｎ型の縦型ＭＯＳＦＥＴとともに、その縦型ＭＯＳＦＥＴと同じゲート電極構造を有する評価用のｐ型の横型ＭＯＳＦＥＴを作製する。 - 特許庁

When an n^+-type region 15 which will become the source is formed away from the trench 5 located below the portion 7a of the gate electrode 7 which is positioned on the surface of the semiconductor substrate 4, the overlapping amount of the upper portion 7a of the gate electrode 7 with respect to the side wall 5a of the trench should be 0.3 μm or above.例文帳に追加

ゲート電極７の形状を、その断面がＴ字となるように、トレンチ５の内部から半導体基板４の表面に至って形成された形状とし、ソースとなるＮ^＋型領域１５をトレンチ５から離れた位置であって、ゲート電極７における半導体基板４の表面上に位置する部分７ａの下に配置した構造とした場合、ゲート電極７の上方部７ａのトレンチ側壁５ａに対するオーバラップ量を０．３μｍ以上とする。 - 特許庁

A latest receiving direction in which the detection of reception signal strength is completed is stored in a memory n* (S33) and when the full frequency scan operation is started again by turning off the power source again, the full frequency scan operation is started again from a receiving channel next to the stored receiving channel and a receiving direction next to the stored receiving direction.例文帳に追加

リモコン操作により電源オフされたことを契機に（Ｓ３１）、全域スキャン動作が開始され（Ｓ３２）、全域スキャン動作が中止された際には、その時点の最適受信方向が決定している最新の受信チャンネルをメモリｍ＊へ保存すると共に、受信信号強度の検出が終了している最新の受信方向をメモリｎ＊へ保存し（Ｓ３３）、再度の電源オフにより全域スキャン動作が再開した時には、保存した受信チャンネルの次の受信チャンネル及び保存した受信方向の次の受信方向から全域スキャン動作を再開する。 - 特許庁

The source driver 4A is provided with branched reference voltage wirings 17a which are branched from respective intra-chip reference voltage wirings 17, reference voltage generating buffers 31, a control circuit 30 for controlling the buffers 31, a resister part for generating reference voltages 32 for subdividing the reference voltages into (n) steps, voltage level selecting circuits 34 selecting one voltage among subdivided voltages and output buffers 35.例文帳に追加

ソースドライバ４Ａ内には、各チップ内基準電圧配線１７から分岐する各分岐基準電圧配線１７ａと、基準電圧生成バッファ３１と、基準電圧生成バッファ３１を制御するための制御回路３０と、基準電圧をｎ段階に細分化するための基準電圧生成用抵抗部３２と、細分化された電圧のうちいずれか１つを選択する電圧レベル選択回路３４と、出力バッファ３５とを備えている。 - 特許庁

The method for manufacturing a nitride-based single crystal substrate includes steps of: forming a ZnO layer 23 on a base substrate 21; forming a low-temperature nitride buffer layer 24 using dimethyl hydrazine (DMHy) as an N source on the ZnO layer; growing a nitride single crystal 25 on the low-temperature nitride buffer layer; and separating the nitride single crystal from the base substrate by chemically eliminating the ZnO layer.例文帳に追加

窒化物単結晶基板の製造方法は、母基板２１上にＺｎＯ層２３を形成する段階と、上記ＺｎＯ層上にＮソースとしてジメチルヒドラジン（ＤＭＨｙＤＭＨｙ）を使用して低温窒化物バッファ層２４を形成する段階と、上記低温窒化物バッファ層上に窒化物単結晶２５を成長させる段階と、上記ＺｎＯ層を化学的に除去することにより上記母基板から上記窒化物単結晶を分離させる段階とを含む。 - 特許庁