「N-source」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

The gate insulating film 13 and the gate electrode 14 of an nMOS transistor are formed with amorphous silicon on a silicon substrate 10, and n-type dopant such as As or Sb whose mass number is relatively large (the mass number is 70 or more) is injected by using the gate electrode 14 as a mask to form the source/drain area of the nMOS transistor.例文帳に追加

シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非晶質シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入するすることで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。 - 特許庁

The surface of an N-type semiconductor wafer 1 is coated with a liquid-state impurity source 2 composed of the mixture of an aluminum compound, boron compound, organic polymer material and organic solvent and heated at a temperature lower than the diffusion temperature of aluminum, and the organic solvent is evaporated so that a layer containing aluminum and boron can be formed.例文帳に追加

アルミニウム化合物とホウ素化合物と有機高分子物質と有機溶剤との混合物から成る液状不純物源２をＮ型半導体基板１の表面に塗布し、これをアルミニウムの拡散温度よりも低い温度で加熱して有機溶剤を蒸発させてアルミニウムとホウ素を含む層を形成する。 - 特許庁

When the operating mode of the reproduction part 10, corresponding to the image signal outputted from the source apparatus 150, is the first mode, the CPU 13 controls a switching circuit 33 so that a terminal T1 is connected to a terminal T2 (voltage node N), while the operating mode of the reproduction part 10 is set to the first mode.例文帳に追加

ソース機器１５０から出力される映像信号に対応する再生部１０の動作モードが第１のモードである場合には、ＣＰＵ１３は再生部１０の動作モードを第１のモードに設定する期間において端子Ｔ１が端子Ｔ２（電圧ノードＮ）に接続されるように切替回路３３を制御する。 - 特許庁

A semiconductor device (TFT) includes oxidized low-ohmic resistance Si films 8 disposed on a Si semiconductor film 7 so as to form a channel 11, and a source electrode 9 and a drain electrode 10 which are directly connected to the low-ohmic resistance Si films 8, and comprise an aluminum alloy film containing at least Ni atoms, N atoms and O atoms in the vicinity of the connection interface.例文帳に追加

半導体デバイス（ＴＦＴ）は、チャネル部１１を形成する様にＳｉ半導体膜７上に配設された被酸化のオーミック低抵抗Ｓｉ膜８と、オーミック低抵抗Ｓｉ膜８と直接に接続し、且つ、接続界面近傍に、少なくともＮｉ原子、Ｎ原子及びＯ原子を含むアルミニウム合金膜から成る、ソース電極９及びドレイン電極１０とを有する。 - 特許庁

A semiconductor device is equipped with a P-type silicon substrate 10 possessed of a memory region 4000, an N-type first well 11 located in the memory region 4000, and a P-type second well 12 located in the first well 11, where the source 16 and drain 14 of a nonvolatile memory transistor possessed of a split gate structure are located in the second well 12.例文帳に追加

半導体装置は、メモリ領域４０００を有するＰ型のシリコン基板１０と、メモリ領域４０００中に位置するＮ型の第１ウェル１１と、第１ウェル１１中に位置するＰ型の第２ウェル１２と、を備え、スプリットゲート構造を有する不揮発性メモリトランジスタのソース１６およびドレイン１４は、第２ウェル１２中に位置している。 - 特許庁

Between the gate electrodes 9 of adjacent unit cells, a trench electrode 15 comprising a trench 16 reaching a p+ type silicon substrate 1 from an n+ type source region 5 while penetrating a p- type body region 4 and a p- type silicon layer 2, and a conductive substance 17 filling the trench 16 is formed.例文帳に追加

隣接するユニットセル同士のゲート電極９間部分に、ｎ＋型ソース領域５からｐ型ボディ領域４、ｐ−型シリコン層２を貫いてｐ＋型シリコン基板１に達するトレンチ１６及びトレンチ１６内に埋め込まれた導電性物質１７からなるトレンチ電極１５が形成されている。 - 特許庁

A MIS-type semiconductor device comprises a P-type semiconductor substrate 11, a gate insulating film 14 formed on the semiconductor substrate 11, a gate electrode 15 formed on the gate insulating film 14, and N-type diffused source and drain layers 20 formed in regions of the semiconductor substrate 11 below both sides of the gate electrode 15.例文帳に追加

ＭＩＳ型半導体装置は、Ｐ型の半導体基板１１と、半導体基板１１の上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４の上に形成されたゲート電極１５と、半導体基板１１におけるゲート電極１５の両側方の領域に形成されたＮ型ソース・ドレイン拡散層２０とを有している。 - 特許庁

The rotation of a radiation source (S) around the axis of rotation (14) is controlled so as to rotate in the range of angle equal to or larger than a total of 180° and an angle βshowing the angular aperture of a conical radiation beam in a plane vertical to the axis of rotation during the n time intervals Δt.例文帳に追加

放射線源（Ｓ）の回転軸（１４）についての回転は、ｎ個の時間間隔Δｔの間に、放射線源が、１８０°と回転軸に対して垂直である平面におけるコニカル放射線ビームの開口角を表す角度βとの合計以上である回転軸についての角度範囲を回転されるよう制御される。 - 特許庁

The slew rate control section compares a voltage drop by the external termination resistor with a reference voltage, discriminates whether a slew rate code is to be incremented or decremented, according to the result of comparison and automatically generates the slew rate code to select a size of an N-channel transistor(TR) 114 for controlling a current source current.例文帳に追加

スルーレート・コントロール部は、外部終端抵抗による電圧降下分を基準電圧と比較し、前記比較結果によって、スルーレート・コードをインクリメント、又はデクリメントするか判断し、電流源電流を制御するNchトランジスタ１１４のサイズを選択するためのスルーレート・コードを自動作成する。 - 特許庁

A gate insulating film 104 is formed covering a gate electrode 103, the poly-Si layer 107 is formed on the gate insulating film 104, and the a-Si layer 108 is formed further thereupon; and an n+Si layer 109 is formed further thereupon, a source/drain electrode 113 is formed, and the whole TFT is covered with a passivation film 116.例文帳に追加

ゲート電極１０３を覆ってゲート絶縁膜１０４が形成され、ゲート絶縁膜１０４上にｐｏｌｙ−Ｓｉ層１０７が形成され、その上にａ−Ｓｉ層１０８が形成され、さらにその上に、ｎ＋Ｓｉ層１０９、ソース／ドレイン電極１１３が形成され、ＴＦＴ全体はパッシベーション膜１１６によって覆われている。 - 特許庁

The distribution of concentration of first conductivity-type impurities in the depth direction contained in the high-concentration n-type source region 8 located by the side of the trench T is that a first peak concentration point is located by the surface of a substrate, and a second peak concentration point higher in concentration than the first concentration point is located deeper than the first peak concentration point.例文帳に追加

トレンチＴの側方に位置する高濃度Ｎ型ソース領域８の深さ方向における第１導電型（Ｎ型）不純物の濃度分布は、基板表面側に第１のピーク濃度を有すると共に前記第１のピーク濃度よりも深い位置に第１のピーク濃度よりも高濃度の第２のピーク濃度を有する。 - 特許庁

In a method of manufacturing a semiconductor device, when forming source and drain regions of a MOS transistor having LDD structure, after forming a gate electrode 103 on a p-type silicon substrate 101 via a gate insulation film 102, ion injection is performed with the gate electrode 103 and the like being an ion injection mask, and an n-type low concentration impurity region 106 is formed by thermal treatment.例文帳に追加

ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成において、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。 - 特許庁

The floating gate type electric field effect transistor Tr has a source 13 and a drain 14 formed in a P type well provided in the N type well of a P type semiconductor board 10, a floating gate 16 formed through a tunnel oxidation film 15 between the sources 13 and the drains 14, and a control gate 18 formed through an interlayer insulation film 17 on the floating gate 16.例文帳に追加

浮遊ゲート型電界効果トランジスタＴｒは、Ｐ型半導体基板１０のＮ型ウエル内に設けられたＰ型ウエル内に形成されたソース１３，ドレイン１４と、ソース１３，ドレイン１４間上にトンネル酸化膜１５を介して形成された浮遊ゲート１６と、浮遊ゲート１６上に層間絶縁膜１７を介して形成された制御ゲート１８とを有する。 - 特許庁

In a field emission type electron source 10, a strong electric field drift region 6 made of oxidized porous polycrystalline silicon and a conductive region 8 made of n-type polycrystalline silicon are spaced away from each other and placed in parallel with each other in a plane of an undoped polycrystalline silicon layer 3 as a semiconductor layer that is formed on one surface of an insulation board 11 of a glass board.例文帳に追加

電界放射型電子源１０は、ガラス基板よりなる絶縁性基板１１の一表面上に形成された半導体層たるノンドープの多結晶シリコン層３に、酸化した多孔質多結晶シリコンよりなる強電界ドリフト領域６とｎ形多結晶シリコンよりなる導電性領域８とが面内方向に並んで所定距離だけ離間して形成されている。 - 特許庁

To reduce the number of PEPs, improve throughput, and reduce the cost by simultaneously implanting impurities into a capacity region and each region of the source and drain of each N-type and P-type TFT, by utilizing features that an original impurity conductivity-type stays even if an opposing impurity is implanted into an already implanted impurity region in the manufacturing process of a TFT array.例文帳に追加

ＴＦＴアレイの製造過程にあって、既に注入済の不純物領域に、後から相対する不純物を注入しても、元の不純物導電型のままであるという特徴を生かして、容量領域とＮ型、Ｐ型の各ＴＦＴのソース、ドレインの各領域の不純物注入を同時に行うようにしてＰＥＰ数を低減し、スループットを向上し併せてコストを低減する。 - 特許庁

A signal obtained by logically inverting an input signal S101 of which H level potential is VDDL is connected with the gate of an N type MOS transistor 121, and the input signal S101 is shifted by a level shift part 106, and connected with the gate of a P type MOS transistor 111, and the source of the P type MOS transistor is connected with VDDH.例文帳に追加

Ｈレベルの電位がＶＤＤＬである入力信号Ｓ１０１を論理反転した信号をＮ型ＭＯＳトランジスタ１２１のゲートに接続し、入力信号Ｓ１０１をレベルシフト部１０６でシフトしてＰ型ＭＯＳトランジスタ１１１のゲートに接続し、Ｐ型ＭＯＳトランジスタのソースをＶＤＤＨに接続する。 - 特許庁

In case that a USB power source 13 inputs the voltage of 5(V) and an enable switch 26 is ON, the first to third digital transistors 16-18, an n-channel MOSFET 20, and a voltage detector 60 control the step-up circuit 40 and the step-down circuit 50 being transforming circuits and make only the step-down circuit 50 function.例文帳に追加

ＵＳＢ電源１３が５（Ｖ）の電圧を入力し、イネーブルスイッチ２６がオン状態である場合、第１〜第３デジタルトランジスタ１６〜１８、ｎチャンネルＭＯＳＦＥＴ２０、及び電圧検出部６０が、変圧回路である昇圧回路４０及び降圧回路５０を制御して、降圧回路５０のみを機能させる。 - 特許庁

After a passivation film 6 is formed and a contact hole c for taking out an electrode are formed, the depression type transistor side is coated with a resist material r, impurity ions are implanted into the enhancement type transistor side using the gate electrode 5e as a mask, and thus an n-type source region 7 and a drain region 8 are formed.例文帳に追加

パッシベーション膜６を成膜し、電極取り出し用コンタクトホールｃを形成した後、デプレッション型トランジスタ側をレジスト材ｒで被覆し、ゲート電極５ｅをマスクにしてエンハンスメント型トランジスタ側に不純物イオンを打ち込み、ｎ型のソース領域７とドレイン領域８を形成する。 - 特許庁

Six semiconductor elements 23 formed of MOS transistors are built in a semiconductor module 21, for instance, P electrodes 24 connected to the drain electrodes of the upper arm-side (on the left side in Fig. 1) semiconductor elements 23 and N electrodes 25 connected to the source electrodes of the lower arm-side (on the right side in Fig. 1) are inserted into the center side 22a of a case 22.例文帳に追加

半導体モジュール２１は、ＭＯＳトランジスタからなる６個の半導体素子２３が内蔵され、例えば、上アーム側（図１左側）半導体素子２３のドレイン電極と接続されるＰ電極２４と、下アーム側（図１右側）半導体素子２３のソース電極と接続されるＮ電極２５が、ケース２２の略中央部の辺２２ａにインサートされている。 - 特許庁

Moreover, an n+ source region 6 is formed in the layer 3, in such a way that the region 6 is involed in the region 5 and is exposed to the surface of the layer 3 and an insulating gate 8 is formed on the region 5, which is interposed between the regions 4 and 6 on the surface of the layer 3 via a gate oxide film 7 of a thin film thickness.例文帳に追加

また、ｐ型ウェル領域５に内包され、半導体層３の表面に露出するように半導体層３内にｎ＋型ソース領域６が形成されており、半導体層３表面における、ｎ＋型ドレイン領域４とｎ＋型ソース領域６との間に介在するｐ型ウェル領域５上には、薄い膜厚のゲート酸化膜７を介して絶縁ゲート８が形成されている。 - 特許庁

The non-cyanogen type electrolytic solution for plating gold contains a gold salt as a supply source of gold and is incorporated with a non-cyanogen type compound wherein the electrolytic plating solution is incorporated with one selected from the group of thiouracil; 2-aminoethanethiol; N-methylthiourea; 3-amino-5-mercapto-1,2,4-triazole; 4,6-dihydroxy-2-mercaptopyrimidine; and mercapto-nicotinic acid.例文帳に追加

金の供給源として金塩を用い、非シアン系の化合物を添加して成る非シアン電解めっき液において、該電解めっき液には、前記金と錯化合物を形成する化合物として、チオウラシル、２−アミノエタンチオール、Ｎ−メチルチオ尿素、３−アミノ−５−メルカプト−１，２，４−トリアゾール、４，６−ジヒドロキシ−２−メルカプトピリジン又はメルカプトニコチン酸が添加されていることを特徴とする。 - 特許庁

In this electro-optical device, a scanning line driving circuit 400 and a data line driving circuit 200 which make a TFT (thin film transistor) having a channel region consisting of a single crystal silicon layer one of structural elements are formed on an active matrix substrate and N-channel TFTs which form source-tie structure are used in the scanning line driving circuit 400 and the data line driving circuit 200.例文帳に追加

本発明の電気光学装置は、アクティブマトリクス基板上に、単結晶シリコン層からなるチャネル領域を有するＴＦＴを構成要素の一つとする走査線駆動回路４００およびデータ線駆動回路２００が形成され、走査線駆動回路４００およびデータ線駆動回路２００にソースタイ構造をなすＮチャネルＴＦＴが用いられている。 - 特許庁

The control signal C, on the other hand, is nearly equal in amplitude to and opposite in phase from the noise signal N and generated on the basis of a reference signal R extracted from a noise source, and an exciter which vibrates corresponding to the vibration frequency of the control signal C is fitted to the windshield 25 on the side of the driver's seat 24 instead of a speaker.例文帳に追加

一方、制御信号Ｃは、騒音信号Ｎと略々同振幅かつ逆位相の信号であって、騒音源から抽出された参照信号Ｒに基づき作成され、更に、運転席２４のフロントガラス２５には、制御信号Ｃの振動数に応じて振動する加振器がスピーカの代わりに取付けられている。 - 特許庁

A MOS field-effect transistor is provided with a SOI substrate 30, where contact holes 13-1 and 13-2 are each bored in source/drain diffused layers 10 and 11 from above extending over an adjacent element isolation oxide film 7 so as to reach to a silicon substrate 1, and impurity ions are implanted into the exposed surface region of the silicon substrate 1 for the formation of P-N junctions.例文帳に追加

ＳＯＩ基板３０を用いたＭＯＳ型電界効果トランジスタにおいて、コンタクト孔１３−１，１３−２をソース・ドレイン拡散層１０，１１上から隣接する素子分離用の酸化膜７上に亘って、シリコン基板１に到達する深さに形成し、露出されたシリコン基板の表面領域に不純物をイオン注入してＰＮ接合を形成することを特徴としている。 - 特許庁

An I/O card sharing mechanism 400 for relaying an answer signal from the I/O card 501 to servers #1-#n replaces an identifier of a server of a requesting source embedded in an MMIO base address by an I/O processor blade 600 to an address of header information of the answer signal, whereby an I/O card of a general bus can be shared.例文帳に追加

Ｉ／Ｏカード５０１からサーバ＃１〜＃ｎへ向かう応答信号を中継するＩ／Ｏカード共有機構４００は、Ｉ／Ｏプロセッサブレード６００によってＭＭＩＯベースアドレスに埋め込まれた要求元のサーバの識別子を、応答信号のヘッダ情報の宛先に付け替えることで、汎用バスのＩ／Ｏカードを共有することができる。 - 特許庁

The method for fabricating a semiconductor device comprises steps for forming an N type semiconductor region 102, a field oxide film 103 and a gate oxide film 104, implanting high energy ions and low energy ions, forming a gate electrode, forming source and drain by implanting ions using the gate electrode as a mask, making a contact hole, forming an interconnection and then forming a final protective film through final heat treatment.例文帳に追加

Ｎ型半導体領域を形成し、フィールド酸化膜を形成し、ゲート酸化膜を形成し、高エネルギ−のイオン注入と低エネルギーのイオン注入し、ゲート電極を形成し、前記ゲート電極をマスクにイオン注入にてソース、ドレインを形成し、コンタクトホールを形成し、配線を形成し、最終熱処理し、最終保護膜形成する工程とからなる半導体装置およびその製造方法。 - 特許庁

Fabrication process is simplified by forming a Co silicide layer 20 simultaneously on the surface of the gate electrode 7B, source, and drain (n^+-type semiconductor region 16) of an MISFET constituting a logic LSI, and on the surface of a polysilicon film 7 becoming the gate electrode of an MISFET for selecting the memory cell of a DRAM in a subsequent process.例文帳に追加

ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極７Ｂ、ソース、ドレイン（ｎ^＋型半導体領域１６）のそれぞれの表面と、後の工程でＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極となる多結晶シリコン膜７の表面とにＣｏシリサイド層２０を同時に形成することによって、製造プロセスの簡略化を実現する。 - 特許庁

When stress affected by the element separation region is considered, the distance between the element separation regions in the gate lengthwise direction may be selected for a circuit where fluctuation of logical threshold voltage is to be suppressed so that fluctuation of current between the drain and the source by stress is balanced between a p-channel MOS transistor and an n-channel MOS transistor.例文帳に追加

また、素子分離領域等から受けるストレスを考慮したとき、それによる論理閾値電圧の変動を抑制すべき回路には、そのようなストレスによるドレイン・ソース間電流の変動がｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの間でバランスするようにゲート長方向の素子分離領域間の距離を選べばよい。 - 特許庁

An output circuit of an SRAM is structured with a buffer circuit connecting in series a P-channel MOS transistor PTR5 and an N-channel MOS transistor NTR5 between the power source (SVCC5) and the ground and an analog switch SW5 inserted between the drain of the P-channel MOS transistor PTR5 forming the buffer circuit and the output terminal SDO5.例文帳に追加

電源（ＳＶＣＣ５）−接地間に、ＰチャネルＭＯＳトランジスタＰＴＲ５とＮチャネルＭＯＳトランジスタＮＴＲ５とが直列接続された構成のバッファ回路と、該バッファ回路を構成する上記ＰチャネルＭＯＳトランジスタＰＴＲ５のドレインと、出力端子ＳＤＯ５との間に挿入されるアナログスイッチＳＷ５とにより、ＳＲＡＭの出力回路を構成する。 - 特許庁

The microcomputer 3102 resets the cumulative lighting time when the power source ON/OFF state detection circuit 340 detects 2n+1 (n is an integer of 1 or higher) state changes from OFF to ON for a preset given short time, and the discharge lamp state detection circuit 320 then detects removal of the discharge lamp and thereafter further detects installation of the discharge lamp.例文帳に追加

マイコン３１０２は、電源オンオフ状態検出回路３４０が予め設定された所定の短時間の間にオフからオンへの状態変化を２ｎ＋１（ｎは１以上の整数）回検出した後に、放電灯状態検出回路３２０が放電灯の抜去を検出しその後さらに放電灯の装着を検出した場合に、累積点灯時間をリセットする。 - 特許庁

A gate insulating film 13 and a gate electrode 14 of an nMOS transistor are formed on a silicon substrate 10 with non-single-crystal silicon, and a source-drain region of the nMOS transistor is formed by implanting an n-type dopant having a relatively large mass number (the mass number ≥70) such as As or Sb using the gate electrode 14 as a mask.例文帳に追加

シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。 - 特許庁

Since the silicide region of nickel or nickel alloy hardly extends in the crystal orientation <100>, the semiconductor device is obtained in which an off-leak current hardly increase, even if the silicide region of nickel or nickel alloy is formed on the source and drain of the n-channel MISFET, the semiconductor device is obtained in which an off-leak current hardly increases.例文帳に追加

結晶方位＜１００＞の方向には、ニッケルまたはニッケル合金のシリサイド領域は延伸しにくいため、ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成する場合であっても、オフリーク電流が増加しにくい半導体装置が得られる。 - 特許庁

Then, a source-drain electrode 5 is provided to the pair of p^+-type contact layers 4 in ohmic contact, and a gate electrode 6 is provided on the exposure surface of an n^+-type contact layer 2, provided on the lower side of the channel layer 3 in ohmic contact, thus forming the junction FET.例文帳に追加

そして、一対のｐ^+型コンタクト層４上にオーミックコンタクトするようにソース・ドレイン電極５が設けられ、チャネル層３の下側に設けられるｎ^+型コンタクト層２の露出面上にオーミックコンタクトするようにゲート電極６が設けられることにより、接合型ＦＥＴが形成されている。 - 特許庁

The nitride-contained semiconductor device is electrically connected to a source electrode 4, and a p-type gallium nitride (GaN) layer 3 extended projecting to a drain electrode 5 more than a gate electrode 6 is formed on a non-doped or n-type aluminum gallium (AlGaN) layer 2 as a barrier layer.例文帳に追加

本発明の実施の一形態に係る窒化物含有半導体装置は、ソース電極４に電気的に接続され、ゲート電極６よりもドレイン電極５側に突出して延在するｐ型窒化ガリウム（ＧａＮ）層３が、バリア層としてのノンドープ又はｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）層２上に形成されているものである。 - 特許庁

The method for making a photothermographic material includes A) a step for preparing photosensitive silver halide grains formed in the presence of a hydroxytetrazaindene or an N-heterocyclic compound containing at least one mercapto group and B) a step for preparing a photosensitive dispersion of the photosensitive silver halide grains and a non-photosensitive reducible silver ion source.例文帳に追加

Ａ）ヒドロキシテトラザインデン又は少なくとも１個のメルカプト基を含むＮ−複素環化合物の存在下で形成された感光性ハロゲン化銀粒子を用意し、そしてＢ）前記感光性ハロゲン化銀粒子と非感光性還元可能銀イオン原料の感光性分散体を用意する工程を含むフォトサーモグラフィ乳剤の製造方法。 - 特許庁

A layer for ohmic contact layer formation composed of n-type amorphous silicon between a source electrode 17 and the drain electrode 18 is removed by performing just etching by dry etching, and the ohmic contact layers 15 and 16 are formed on both sides of the upper surface of the semiconductor thin film 14 for the device composed of true amorphous silicon.例文帳に追加

ソース電極１７とドレイン電極１８との間のｎ型アモルファスシリコンからなるオーミックコンタクト層形成用層をドライエッチングによりジャストエッチングして除去し、真性アモルファスシリコンからなるデバイス用半導体薄膜１４の上面の両側にオーミックコンタクト層１５、１６を形成する。 - 特許庁

The electronic element includes a carbon nanotube 1 having the characteristics of a P-type semiconductor and provided with a source electrode 6 and a drain electrode 7 each having the characteristics of an N-type semiconductor, on both ends; and a bias electrode 2 and a control electrode 3 provided so as to oppose each other with the carbon nanotube 1 sandwiched.例文帳に追加

Ｎ型半導体の特性を有するソース電極６及びドレイン電極７が両端に設けられた、Ｐ型半導体の特性を有するカーボンナノチューブ１と、カーボンナノチューブ１を挟んで対向するように設けられるバイアス電極２及び制御電極３と、を備える電子素子である。 - 特許庁

A semiconductor device is a p-channel MOS field-effect transistor which comprises a semiconductor substrate, a gate oxide film provided on the semiconductor substrate, a gate electrode provided on the gate oxide film, and two p^+ source/drain diffusion regions formed in an n-well region in the semiconductor substrate, each having a p^- offset region.例文帳に追加

半導体装置は、半導体基板と、半導体基板上に設けられたゲート酸化膜と、ゲート酸化膜上に設けられたゲート電極と、半導体基板内のｎウエル領域に形成され、それぞれＰ^−のオフセット領域を有する２つのＰ^＋のソース／ドレイン拡散領域とを有する、Ｐチャネル型ＭＯＳ電界効果トランジスタである。 - 特許庁

In a two-transistor PMOS memory cell 40, having a PMOS floating gate (FG) transistor 40a and a PMOS selection gate (SG) transistor 40b, the drain of the FG transistor and the source of the selecting gate transistor are formed by a common P+ diffusion region 48 formed in an N-well 42.例文帳に追加

ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ（４０ａ）とＰＭＯＳ選択ゲート（ＳＧ）トランジスタ（４０ｂ）とを有する２トランジスタＰＭＯＳメモリセル（４０）において、ＦＧトランジスタのドレインとＳＧトランジスタのソースはＮ−ウェル（４２）内に形成された共通のＰ＋拡散領域（４８）により形成される。 - 特許庁

A semiconductor layer 19 of an MIS photoelectric transducer 2 and an n+ semiconductor layer 20 are formed on a second insulation layer 18 covering the TFT1 to fit a source/drain electrode 16 capable of functioning as a lower electrode, and a semiconductor layer 21 of a TFT sensor 3 is formed to fit an electrode 17 in plan view.例文帳に追加

読出用ＴＦＴ１を覆う第２の絶縁体層１８上には、ＭＩＳ型光電変換素子２の半導体層１９及びｎ^＋半導体層２０が、下部電極としても機能するソース・ドレイン電極１６と整合するようにして形成され、ＴＦＴ型センサ３の半導体層２１が、平面視でゲート電極１７と整合するようにして形成されている。 - 特許庁

To reduce power consumption for deciding a logic level of a data bus supplied with the memory cell read-out data in a synchronous DRAM output circuit and to generate an output of a nearly source voltage level by latching the memory cell read-out data, generating a boosted voltage based on the latched data and driving an n-channel field effect transistor.例文帳に追加

シンクロナスＤＲＡＭの出力回路において、メモリセル読み出しデータが供給されるデータバスの論理レベルを確定するための消費電力を低減するとともに、メモリセル読み出しデータをラッチし、ラッチしたデータに基づいて昇圧された電圧を発生させてｎチャネル電界効果トランジスタを駆動することでほぼ電源電圧レベルの出力を発生できるようにする。 - 特許庁

An HEMT is provided with an InAlAs layer 202, an InGaAs layer 203, a multiplex δ doped InAlAs layer 204 composed by alternately laminating an n-type doped layer 204a and an undoped layer 204b, an InP layer 205, a Schottky gate electrode 210, a source electrode 209a, and a drain electrode 209b on an InP substrate 201.例文帳に追加

ＨＥＭＴは、ＩｎＰ基板２０１の上に、ＩｎＡｌＡｓ層２０２と、ＩｎＧａＡｓ層２０３と、ｎ型ドープ層２０４ａとアンドープ層２０４ｂとを交互に積層してなる多重δドープＩｎＡｌＡｓ層２０４と、ＩｎＰ層２０５と、ショットキーゲート電極２１０と、ソース電極２０９ａ及びドレイン電極２０９ｂとを備えている。 - 特許庁

A gate voltage generating circuit 13 outputs a voltage within a gate breakdown voltage to the gates of the P channel transistors M1 to M3 and the N channel transistors M11 to M13 according to the signal from the core, so that the voltage of the power source of a voltage 3VDD and the voltage of the ground can be output to the output node.例文帳に追加

ゲート電圧発生回路１３は、コアからの信号に応じて、ＰチャネルのトランジスタＭ１〜Ｍ３およびＮチャネルのトランジスタＭ１１〜Ｍ１３のゲートにゲート耐圧内の電圧を出力し、電圧３ＶＤＤの電源の電圧およびグランドの電圧が出力ノードに出力されるようにする。 - 特許庁

A network controller 21 provided in a disk controller 20 transfers, to a host computer 10 which is a request source, read fragmented data in each disk device whose data reading is finished at every finish time of reading, without waiting complete finish of reading of each disk device DISK (1), DISK (2),..., DISK (n) configuring this disk array 30.例文帳に追加

ディスクコントローラ２０に設けられたネットワークコントローラ２１は、ディスクアレイ３０を構成する各ディスク装置ＤＩＳＫ（１），ＤＩＳＫ（２），…，ＤＩＳＫ（ｎ）の読み込み終了を待たずに、読み込み終了したディスク装置個々に、その読み込み終了の都度、読み込んだ断片化データを要求元のホスト計算機１０に伝送する。 - 特許庁

The exposure of surroundings of the channels 16a, 17a is prevented by forming the drain electrode 16 and the source electrode 17 in a shape to overhang the surface of the undoped gallium arsenide (GaAs) layer 15a as a cap layer, and the effect can be reduced that the variation of surface level at this position gives to the n-type gallium arsenide (GaAs) layer 13.例文帳に追加

また、ドレイン電極１６及びソース電極１７を、キャップ層としてのアンドープガリウム砒素（ＧａＡｓ）層１５ａの表面に張り出すような形状に形成して、溝１６ａ及び１７ａの周縁部の露出を防ぎ、この部位における表面準位の変動がチャネル層としてのｎ型ガリウム砒素（ＧａＡｓ）層１３に及ぼす影響を減らす。 - 特許庁