「NAND element」に関連した英語例文の一覧と使い方

信号を送受信するインダクタ素子ＩＤ１を有するＮＡＮＤチップＮＣ１と、信号を送受信するインダクタ素子ＩＤ０を有するＮＡＮＤチップＮＣ０と、ＮＡＮＤチップＮＣ１，ＮＣ０の動作を制御する制御回路が形成され、インダクタ素子ＩＤ１，ＩＤ０との間で信号を送受信するインダクタ素子ＩＤＣを有する制御用チップＣＣ０とを備える。 - 特許庁

To provide an NAND flash memory element for reducing capacitance between floating gates, and reducing inter-cell interference effects.例文帳に追加

フローティングゲート間のキャパシタンスを減らし、セル間のインターフェランス効果を減少させたＮＡＮＤ型フラッシュメモリ素子を提供する。 - 特許庁

A switch element Q2 is provided on the cathode side of the LED1, and an output terminal of the NAND circuit 35 is connected to the gate terminal.例文帳に追加

ＬＥＤ１のカソード側にスイッチ素子Ｑ２を設け、そのゲート端子にＮＡＮＤ回路３５の出力端子を接続する。 - 特許庁

To provide an NAND type magnetic resistance RAM which can reduce an effective area per cell by performing tandem arrangement for an element of a magnetic resistance RAM or the like in an NAND type.例文帳に追加

本発明はＮＡＮＤ型磁気抵抗ラムに関し、磁気抵抗ラムの素子等をＮＡＮＤ型に直列配列してセル当りの有効面積を減少させることができるようにするＮＡＮＤ型磁気抵抗ラムに関する。 - 特許庁

To perform rewriting control with a small number of circuits by storing the number of times of rewriting in a memory element analogically in a NAND type flash memory.例文帳に追加

ＮＡＮＤ型フラッシュメモリにおいて、書き換え回数をメモリセルと同様の記憶素子にアナログ的に記憶し、少ない回路数で書き換え制御を行う。 - 特許庁

An NAND I/F 116 uses a program delay element 220 to delay a signal obtained by returning an RE signal, and outputs the signal as a second clock CLK2, and latches and outputs data read from a NAND memory 10 by using the second clock CLK2.例文帳に追加

ＮＡＮＤＩ／Ｆ１１６は、ＲＥ信号を帰還させた信号をプログラムブル遅延素子２２０で遅延させて第２のクロックＣＬＫ２として出力し、第２のクロックＣＬＫ２を使用して、ＮＡＮＤメモリ１０から読み出したデータをラッチして出力する。 - 特許庁

To provide a method of manufacturing a NAND flash memory element which can reduce the aspect ratio of the drain contact hole while reducing the resistance of a common source line.例文帳に追加

共通ソースラインの抵抗を減少させながら、ドレインコンタクトホールのアスペクト比を減少させることが可能なＮＡＮＤフラッシュメモリ素子の製造方法を提供する。 - 特許庁

The NAND type flash memory element comprises a cell array area 100b composed of first, second cell blocks B1, B2, a row decoder 300b driving the cell array area 100b.例文帳に追加

ナンド型フラッシュメモリ素子は第１、第２セルブロックＢ１、Ｂ２から構成されたセルアレイ領域１００ｂと、セルアレイ領域１００ｂを駆動させるロウデコーダ３００ｂとを含む。 - 特許庁

To provide a method for manufacturing a semiconductor memory element such as a NAND flash memory element for removing any factor disturbing the high charge transmission of metallic wiring, and for preventing the damage of the surface of metallic wiring, and for achieving the high speed operation of a semiconductor memory element.例文帳に追加

金属配線の速い電荷伝達を妨げる要因を除去し、また、金属配線の表面の損傷を防止し、半導体メモリ素子の高速動作を実現することができるＮＡＮＤフラッシュメモリ素子等の半導体メモリ素子の製造方法を提供する。 - 特許庁

Thus, in the process of changing in an input voltage IN, the time during which current flows through the element of the NOR gates and the NAND gates, etc., is shortened and thus, the power consumption is reduced.例文帳に追加

このため、入力電圧ＩＮが変化する過程において、ＮＯＲゲートやＮＡＮＤゲートなどの素子に流れる電流の時間を短縮でき、もって消費電力を減少できる。 - 特許庁

To provide a NAND flash memory element capable of preventing a delete disturbance by separating the well of a region on which a NAND flash memory cell is to be formed and distributingly forming the well on its upper part by each block so as to reduce a stress time m applied to each cell block, and to provide a well forming method thereof.例文帳に追加

ＮＡＮＤフラッシュメモリセルが形成されるべき領域のウェルを分離してその上部にブロック別に分散して形成させることにより、セルブロックに対するストレスタイムｍを減少させて消去デスターバンスを防止することが可能なＮＡＮＤフラッシュメモリ素子及びそのウェル形成方法を提供する。 - 特許庁

To provide an NAND flash memory element which improves the program speed of a memory cell, while preventing the program disturb of the memory cell adjacent to a line selecting transistor and a source selecting transistor.例文帳に追加

ライン選択トランジスタとソース選択トランジスタに隣接したメモリセルのプログラムディスターブを防止しつつ、メモリセルのプログラム速度を向上させることができるＮＡＮＤ型フラッシュメモリ素子を提供する。 - 特許庁

A bank selecting line 32 is connected to the bit line 13, and bank selecting drivers 3a to which the NAND element 30 and an inverter 31 are connected in series are connected to both ends of each bank selecting lines 32.例文帳に追加

ビット線１３にはバンクセレクト線３２が接続されており、各バンクセレクト線３２の両端にはＮＡＮＤ素子３０とインバータ３１とが直列に接続されたバンクセレクトドライバ３ａが接続されている。 - 特許庁

To provide a method of manufacturing an NAND flash element, which reduces a plug forming process by overall etching and secures a process margin by reduction in thickness of an etching layer at the time of drain contact formation.例文帳に追加

全面エッチングによるプラグ形成工程を減らすことができ、ドレインコンタクト形成時にエッチング層の厚さ減少による工程マージンを確保することが可能なＮＡＮＤフラッシュ素子の製造方法を提供する。 - 特許庁

In respective unit circuits 10, the gate of a switching transistor 1 is connected to the output terminal of two inputs NAND gates 3 through an inverter 4 while the other terminal of a resistive element 2 is connected to a row power source line 12.例文帳に追加

各ユニット回路１０において、スイッチングトランジスタ１のゲートは、２入力ＮＡＮＤゲート３の出力端子とインバータ４を介して接続され、抵抗素子２の他方の端子はロウ電源線１２と接続されている。 - 特許庁

Furthermore, after an elapsed time of TD2, transistors 211, 212 are turned off, and also since a NAND circuit 213 makes the transistor 205 to be turned off, the gate potential of the transistor 201 is feedback-controlled by a transistor 203 and a resistance element 204.例文帳に追加

さらに、遅延時間Ｔ_D2経過後に、トランスファゲート２１１，２１２が閉じ、且つ、ＮＡＮＤ回路２１３がトランジスタ２０５をオフさせるので、トランジスタ２０１のゲート電位はトランジスタ２０３および抵抗素子２０４によって負帰還制御される。 - 特許庁

A memory cell is constituted by connecting a transistor in parallel or series to an organic element having an organic compound layer, and each memory cell is connected in series or parallel to constitute a NAND memory or a NOR memory.例文帳に追加

有機化合物層を有する有機素子にトランジスタを並列または直列に接続したメモリセルを構成し、そのメモリセルを直列または並列に接続することによって、ＮＡＮＤ型メモリまたはＮＯＲ型メモリを構成する。 - 特許庁

A voltage of a battery BATT which supplies electric power to an illuminating LED1 of an endoscope is monitored by a voltage detecting circuit element U2, and an output terminal OUT is connected to an NAND circuit 35 through an inverter 34.例文帳に追加

内視鏡の照明用ＬＥＤ１へ電力を供給するバッテリＢＡＴＴの電圧を電圧検出回路素子Ｕ２によりモニタし、出力端子ＯＵＴをインバータ３４を通してＮＡＮＤ回路３５に接続する。 - 特許庁

In the method for deleting the data from the NAND type nonvolatile memory, the charges stored in a charge accumulating layer of the nonvolatile memory element are released by applying potentials to a bit line, a source line and a control gate.例文帳に追加

ＮＡＮＤ型不揮発性メモリにおけるデータの消去方法において、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出について、ビット線、ソース線、及び制御ゲートに電位を印加することにより行う。 - 特許庁

When the computer is powered ON, a POST program is executed and in the setting which makes the security function effective, an RFID chip 33 holds Removal Detect Enable at high level and outputs it to the control side of an analog switch 67 and one input side of a NAND element 63.例文帳に追加

コンピュータの電源投入で、ＰＯＳＴプログラムが実行され、セキュリティ機能を有効にする設定で、ＲＦＩＤチップ３３は、Removal Detect Enableをハイレベルにしアナログスイッチ６７の制御側及びＮＡＮＤ素子６３の一方の入力側に出力する。 - 特許庁

例文

A NAND circuit 5 is configured to AND the data decision signal DT_n-1 and the inverted data decision signal DT_n+1 and to output its output to an input terminal PC of the function circuit 2 via an inversion element.例文帳に追加

ＮＡＮＤ回路５は、データ確定判定信号ＤＴ_ｎ−１と、反転されたデータ確定判定信号ＤＴ_ｎ＋１の論理積をとって、その出力を反転素子を介して機能回路２の入力端子ＰＣに出力するよう構成されている。 - 特許庁

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