「NETLIST」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

When calculating the voltage pulse width by the model expression, circuit parameters obtained from a netlist and a circuit model and a model parameter previously obtained are referred to.例文帳に追加

モデル式による電圧パルス幅の計算の際には、ネットリスト及び回路モデルから得られる回路パラメータと、予め求めておいたモデルパラメータを参照する。 - 特許庁

To achieve a verification device for easily determining whether or not the change of a netlist satisfies timing constraints and design constraints in the layout processing of a semiconductor device.例文帳に追加

半導体装置のレイアウト処理において、ネットリストの変更が、タイミング制約及びデザイン制約を満たすか容易に判定できる検証装置の実現。 - 特許庁

Thus, it is possible to quickly perform circuit correction by retrieving a wiring name because the wiring name about correction on the netlist can be corresponded as the wiring name of a signal name defined by the function description.例文帳に追加

そして、機能記述を読み込んでステップ１２の論理合成により最適化されたネットリストを作成してレイアウトツールへ出力する（ステップ１３）。 - 特許庁

A netlist of a circuit having unit circuits arrayed in row and column directions is created by either integrating a plurality of non-selected rows into a single row or integrating a plurality of non-selected columns into a single column, and a circuit simulation is performed on the basis of the integrated netlist.例文帳に追加

行方向と列方向に単位回路をアレイ状に備えた回路のネットリストとして、複数の非選択行をまとめて１行に縮約、複数の非選択列をまとめて１行に縮約、の少なくとも１方の縮約を行ったネットリストを作成し、前記縮約されたネットリストに基づき、回路シミュレーションを行う。 - 特許庁

And, the function description is read with an automatic logical synthetic tool and a netlist optimized by logical synthesis is prepared and outputted to a layout tool (S13).例文帳に追加

このとき、ネットリストに残しておきたい配線名に相当する信号ｇと信号ｈを出力するゲートのセル名を、そのまま使用して最適化をかけるように設定する。 - 特許庁

To provide a semiconductor integrated circuit design support device, a semiconductor integrated circuit support method, and a semiconductor integrated circuit design support program for simulating a gate level netlist without rewriting a test bench even when a signal included in an RTL to be monitored in the simulation of the RTL is not included in the gate level netlist.例文帳に追加

ＲＴＬのシミュレーションにおいて監視対象とされたＲＴＬに含まれる信号がゲートレベルネットリストに含まれていない場合でも、テストベンチを書き換えることなくゲートレベルネットリストのシミュレーションを行うことが可能な半導体集積回路設計支援装置、半導体集積回路設計支援方法、半導体集積回路設計支援プログラムを提供する。 - 特許庁

A semiconductor integrated circuit design support device 200 is provided with an equivalent signal extraction part 290 for extracting a signal equivalent to a signal to be monitored in an RTL from a netlist.例文帳に追加

半導体集積回路設計支援装置２００は、ネットリストから、ＲＴＬ内で監視対象とされた信号と等価の信号を抽出する等価信号抽出部２９０を有する。 - 特許庁

The semiconductor integrated circuit designing device 1 comprises a technology library 20 having design technology information, a cell library 30 having cell information, and a netlist 40 having connection information.例文帳に追加

半導体集積回路の設計装置１は、デザインテクノロジ情報を有するテクノロジライブラリ２０、セル情報を有するセルライブラリ３０及び接続情報を有するネットリスト４０とを備える。 - 特許庁

To provide a redundant logic element deletion method for retrieving a redundant logic element between function blocks from a netlist generated for each function block, to be replaced with the minimum logic element.例文帳に追加

機能ブロックごとに生成されたネットリストから機能ブロック間の冗長論理素子を検索して最小の論理素子に置き換える冗長論理素子削除方法等を提供する。 - 特許庁

Components from the search start point to the search end point are searched, and the connection information of the components is specified, to generate a simulation netlist of components in the search route.例文帳に追加

そして、探索始点から探索終点までの探索経路にある部品を探索し、当該部品の接続情報を特定し、探索経路にある部品のシミュレーションネットリストを作成する。 - 特許庁

Each transistor is recognized on a layout pattern of the hard block, and is collated with a transistor on a netlist in terms of coordinate values to recognize placement of each cell with each instance name.例文帳に追加

このとき、ハードブロックのレイアウトパターン上でトランジスタを認識してネットリスト上のトランジスタと座標値に基づく照合を行い、インスタンス名で各セルの配置が認識できるようにする。 - 特許庁

The design support system 1 for the integrated circuit includes: a means 10 for generating a netlist for DC analysis, a DC analysis execution means 20, and a wiring resistance value calculation means 30.例文帳に追加

本発明の集積回路の設計支援システム１は、ＤＣ解析用ネットリスト生成手段１０、ＤＣ解析実行手段２０、配線抵抗値計算手段３０を含む。 - 特許庁

The network name file generation part 2 extracts a network name for each of predetermined elements from all the network names among a netlist generated by the layout verification part 1.例文帳に追加

ネット名ファイル生成部２は、レイアウト検証部１が生成したネットリストのうち寄生ＲＣ抽出の対象となる全てのネット名から、所定の要素毎にネット名を抽出してファイルを生成する。 - 特許庁

In a semiconductor integrated circuit to be designed, S101 carries out simulation to the elements in the semiconductor integrated circuit created by a semiconductor integrated circuit creation means by; specifying precision for every element at the time of simulation at S102; generating a netlist of the above circuit diagram at S103; reading a library of the above element at S104; and using the above netlist and the above library at S105.例文帳に追加

設計しようとする半導体集積回路において、Ｓ１０１は半導体集積回路作成手段において作成した半導体集積回路内の素子に対して、Ｓ１０２で素子毎のシミュレーション実行時の精度を指定し、Ｓ１０３で前記回路図のネットリストを生成し、またＳ１０４で前記素子のライブラリを読み込み、Ｓ１０５で前記ネットリストと前記ライブラリとを用いてシミュレーションを実行する。 - 特許庁

The method includes searching a path (inter-power source path) where a target path passes two or more power source domains and performing delay factor addition determination (Step S102) on the inter-power source path, based on a netlist and power-source information.例文帳に追加

ネットリストと電源情報とから検証対象パスが２つ以上の電源ドメインを通過するパス（異電源間パス）を探索し、該異電源間パスにおける遅延係数付加判定を行う（ステップＳ１０２）。 - 特許庁

Erroneous operation can be easily detected, when a logic synthesis means 2 generates the netlist 11 by logic synthesis, an extraction means 3 extracts delay information and an asynchronous circuit part 13 from the generated netlist, a delay information processing means 4 processes the delay information to prolong an erroneous operation occurrence term of the asynchronous circuit part 13, and a simulation means 5 verifies the asynchronous circuit by using the processed delay information.例文帳に追加

論理合成手段２は論理合成によってネットリスト１１を生成し、抽出手段３は生成したネットリスト１１から遅延情報と非同期回路部１３を抽出し、遅延情報加工手段４は遅延情報１２を加工して非同期回路部１３の誤動作発生期間を引き延ばし、シミュレーション手段５は加工した遅延情報を用いて非同期回路の検証を行うことで、誤動作を発見しやすくなる。 - 特許庁

Finally, by referring to a buffer character library recording part and a functional character library recording part and corresponding to the netlist by the function character and the buffer character, the function character and the buffer character are arranged and both of the characters are wired to each other.例文帳に追加

最後に、バッファキャラクタライブラリ記録部と機能キャラクタライブラリ記録部を参照し、機能キャラクタとバッファキャラクタによるネットリストに対応して、機能キャラクタとバッファキャラクタの配置と、機能キャラクタとバッファキャラクタ間の配線を行なう。 - 特許庁

A netlist/rule matching verification means 22 judges whether or not the electric characteristic information of each extracted common signal terminal satisfies a constraint rule described in an LSI rule file 13, and replaces it with logical and circuit verification.例文帳に追加

ネットリスト・ルール整合検証手段２２は、抽出した各共通信号端子について、その電気特性情報が、ＬＳＩルールファイル１３に記述された制約ルールを満たすか否かを判定することで、論理及び回路検証に代える。 - 特許庁

A layout netlist is prepared by replacing the same logical function as that of a use inhibition cell with the internal connection logic synthesis cell of a logical synthesis cell library for performing logic synthesis by using a logic synthesis cell library, without using any registered use inhibition cell.例文帳に追加

論理合成セルライブラリを用いて、登録の使用禁止セルは用いないで、使用禁止セルと同じ論理機能を論理合成セルライブラリの内部接続論理合成セルで置き換えて論理合成してレイアウトネットリストを作成する。 - 特許庁

A logical information developing means 21 extracts a common signal terminal from a PKG netlist 11, and replaces the physical information of a resistance, a capacity and a switch to be connected to the common signal terminal with electric characteristic information by referring to a resistance/capacity library 12.例文帳に追加

論理情報展開手段２１は、ＰＫＧネットリスト１１から、共通信号端子を抽出し、共通信号端子に接続する抵抗、コンデンサ、スイッチの物理情報を、抵抗・コンデンサライブラリ１２を参照して、電気特性情報に置き換える。 - 特許庁

To provide a data generation apparatus and method capable of keeping secrecy of data while a physical designer maintains timing convergence in a layout stage by applying naming conversion to a netlist, floor plan information and layout wiring information.例文帳に追加

ネットリスト、フロアプラン情報、配置配線情報をネーミング変換することによって、物理設計者がレイアウト段階でのタイミング収束性を保ちつつ、前記データの機密性を保持することが可能となるデータ生成装置、及び方法を提供する。 - 特許庁

Route search of wiring in the circuit is performed from all the power sources and input ports on the basis of the read netlist to determine and mark which power sources or input ports the individual circuit elements and nodes in the circuit are driven by.例文帳に追加

次に、その読み込んだネットリストに基づき、全ての電源と全ての入力ポートとから回路内の配線の経路探索を行い、回路中の個々の回路素子およびノードが、いずれの電源または入力ポートで駆動されるかをそれぞれ判定しマーキングする。 - 特許庁

First, function description including gate description where the call name of a gate in which a signal corresponding to wiring whose name is desired to be left on a netlist becomes an output is specified is performed (S11).例文帳に追加

ステップ１１の機能記述では、信号ａと信号ｂのＡＮＤをとり、その出力を信号ｇとすることをセル名を用いて明記し、次に信号ｃと信号ｇのＯＲをとり、その出力を信号ｈとすることをセル名を用いて明記し、最後に機能的に記述する。 - 特許庁

In a high-speed operation net extraction 11, a F/F output net where the signal specified with a net name extraction condition 111 is used as a clock and an output net of combined circuits to be connected to the F/F output net are extracted from a netlist file 101 as a high-speed operation net.例文帳に追加

高速動作ネット抽出１１では、ネットリストファイル１０１から、ネット名抽出条件１１１で指定した信号をクロックとするＦ／Ｆの出力ネットと、Ｆ／Ｆ出力ネットに接続する組み合わせ回路の出力ネットとを高速動作ネットとして抽出する。 - 特許庁

To provide a layout method for a semiconductor integrated circuit, by which the degree of wiring congestion is relaxed by wiring between logic cells using a wiring region that is created by inserting a dummy cell for wiring to secure a wiring channel in a netlist and then arranging the dummy cell for wiring.例文帳に追加

ネットリストに配線チャネルを確保するための配線用ダミーセルを挿入し、配線用ダミーセルを配置して生成された配線領域を用いて論理セル間の配線を実行することにより、配線混雑度が緩和された半導体集積回路のレイアウト方法を提供する。 - 特許庁

A floor plan of semiconductor integrated circuit is designed using a netlist including a circuit block data of a plurality of circuit blocks, and connection data between blocks of a plurality of circuit blocks; timing constraint conditions to each connection between circuit blocks; and relation data indicating relations between wire length and timing.例文帳に追加

複数の回路ブロックの回路ブロックデータと複数の回路ブロックのブロック間の接続データとを含むネットリストと、回路ブロック間の接続の各々に対するタイミング制約条件と、配線長とタイミングとの関係を示す関係データとを用いて半導体集積回路のフロアプランを設計する。 - 特許庁

The method comprises a step of extracting circuit information that reproduces DC and AC characteristics of a real device using measured values of the real device mounted on a TEG to reflect the extracted circuit information to a netlist, and a step of performing the circuit simulation.例文帳に追加

半導体集積回路のシミュレーション方法は、ＴＥＧに搭載した実デバイスの測定値を用いて実デバイスのＤＣ特性とＡＣ特性を再現する回路情報を抽出し、抽出した回路情報をネットリストに反映するステップと、回路シミュレーションを行うステップとを含んでいる。 - 特許庁

Circuit architecture examination and floor planning of the large-scale integrated circuit chip are advanced concurrently, and an interblock netlist as connection information between ports is generated from port information on blocks dividing chips functionally in the circuit architecture examination and port information on the chips, and the large scale integrated circuit is developed.例文帳に追加

回路アーキテクチャ検討と大規模集積回路チップのフロアプランニングをコンカレントに進め、回路アーキテクチャ検討においてチップを機能的に分割したブロックのポート情報と、チップのポート情報とからポート間の接続情報としてのブロック間ネットリストを生成して大規模集積回路を開発する。 - 特許庁

A collating condition check part 70 checks a collating condition for establishment in the case of coincidence in collation concerning a processing for collating the second netlist with the forth one, finds out the net (the connection error one) which does not satisfy the collating condition and outputs it as a collating condition check result list 80.例文帳に追加

照合条件チェック部７０は、第２のネットリストと第４のネットリストの照合処理において、照合が一致する時に成立する照合条件をチェックし、この照合条件を満たしていないネット（接続エラーのネット）を見つけ、これを、照合条件チェック結果リスト８０として出力する。 - 特許庁

The logic simulator decides an output of a cell of a digital circuit defined by a netlist with delay 20 and an error message to be outputted to an error message 70 in accordance with processing of a timing error constraint specifying information 50, when an allowed value of a timing constraint defined by a standard cell library for delayed simulation 30 is violated.例文帳に追加

論理シミュレータは、遅延シミュレーション用標準セルライブラリ３０に規定されているタイミング制約の許容値を違反した場合、タイミングエラー制約指定情報５０の処理にしたがって、遅延付きネットリスト２０で定義されるデジタル回路のセルの出力およびエラーメッセージ７０に出力するエラーメッセージを決定する。 - 特許庁

An initial netlist (S101) having a no connected scanning path circuit is arranged by means of a cell arrangement processing (S102), the wiring region for the scanning path circuit is reserved by means of a wiring region reservation processing for the scanning circuit (S103), and a wiring processing except the scanning path circuit is carried out by means of a cell wiring processing (S104).例文帳に追加

スキャンパス回路の結線が行われていない初期ネットリスト（Ｓ１０１）がセル配置処理（Ｓ１０２）によって配置処理され、スキャン回路用配線領域予約処理（Ｓ１０３）によってスキャンパス回路用の配線領域が確保され、セル配線処理（Ｓ１０４）によってスキャンパス回路以外の配線処理が行われる。 - 特許庁

This working/change verification device 63 in working and changing an input netlist 10 including the logic information of a semiconductor device in layout processing is provided with a confirmation processing part for confirming that timing constraint conditions and design constraint conditions 64 included in the logical information are satisfied even after working and change; and an output part for, when those constraint conditions are not satisfied, outputting the information of the unsatisfied portion.例文帳に追加

レイアウト処理において、半導体装置の論理情報を含む入力ネットリスト10を加工及び変更した場合の加工・変更検証装置63であって、論理情報に含まれるタイミング制約条件及びデザイン制約条件64が、加工・変更後も満たされていることを確認する確認処理部と、満たされていない場合に、満たされない部分の情報を出力する出力部と、を備える。 - 特許庁

A logic synthesizer 10 includes a design specification storage part 11 storing data 111 on IC design specification, a library part 12 storing data 121 on circuit elements constituting IC, and a logic synthesis part 13 for designing a netlist 131 on the basis of the data 111 on the design specification stored in the design specification storage part 11 and the data 121 on the circuit elements stored in the library part 12.例文帳に追加

論理合成装置１０は、ＩＣの設計仕様に関するデータ１１１が格納された設計仕様格納部１１と、ＩＣを構成する回路素子に関するデータ１２１が格納されたライブラリ部１２と、設計仕様格納部１１に格納された設計仕様に関するデータ１１１とライブラリ部１２に格納された回路素子に関するデータ１２１とに基づき、ネットリスト１３１を設計する論理合成部１３と、を備えている。 - 特許庁