Time Clockの部分一致の例文一覧と使い方
該当件数 : 3862件
This IC card reading/writing device fixing jig for a body weight/ body fat rate measuring device including an IC card input part and a clock function, and inputting the measurement data to an IC card with a measurement time, is attached to a body weight/body fat rate measuring device, and receives the measurement data from the body weight/body fat rate measuring device through an infrared ray communication terminal.例文帳に追加
ＩＣカード入力部及び時計機能を内蔵し、測定データを測定時間とともにＩＣカードに入力するＩＣカード読み取り／書き込み装置固定治具であって、該治具が体重／体脂肪率計に付設され、赤外線通信端末により体重／体脂肪率計より測定データを受信することを特徴とする体重／体脂肪率計用ＩＣカード読み取り／書き込み装置固定治具。 - 特許庁
Then an effectiveness discrimination circuit 25 allows a multiplexer 26 to select period data D1 of the period counter 4 and to quickly output a multiplied clock signal fm just after frequency multiplication is started and thereafter switches the multiplexer 26 to select period data D1' as an object of the frequency multiplication arithmetic processing after a lapse of a time when the period data D1' counted by the period counter 24 are effective.例文帳に追加
そして、有効判定回路２５は、周波数逓倍動作を開始した直後はマルチプレクサ２６により周期カウンタ４側の周期データＤ１を選択して逓倍クロック信号ｆｍを迅速に出力し、それ以降、周期カウンタ２４によってカウントされた周期データＤ１’が有効になる時間が経過すると、当該周期データＤ１’を選択するようにマルチプレクサ２６を切替えて周波数逓倍演算処理の対象とする。 - 特許庁
A display clock generating circuit 140 outputs a base signal when a value indicated by the time signal reaches a prescribed value, a display control circuit 150 provides image data stored in a frame buffer and renewed by a reception of the communication packet at a synchronizing frequency determined based on the standart signal, and a display displays the image data outputted from the display control means on a screen.例文帳に追加
そして表示クロック生成回路１４０が、その時刻信号により示される値が所定値に達した際に基準信号を出力し、表示制御回路１５０がフレームバッファに記憶されてかつ通信パケットの受信により更新される画像データを、基準信号に基づいて定まる同期周波数で出力して、表示器１６０がこの表示制御手段から出力された画像データを画面上に表示する。 - 特許庁
This synchronous multiplication clock signal generation circuit 1500 is provided with serially connected plural delay lines, a phase comparator 110 for comparing the phases of the output of the delay line of a final stage and reference signals, a counter 120 and a delay control circuit for generating control count signals corresponding to a phase compared result and a decoding circuit 140 for setting the delay time of the respective delay lines corresponding to the control count signals.例文帳に追加
本発明の同期逓倍クロック信号生成回路は、直列に接続された複数のディレイラインと、最終段のディレイラインの出力と基準信号との位相比較を行なう位相比較器１１０と、位相比較結果に応じて制御カウント信号を生成するカウンタ１２０および遅延制御回路１３０と、制御カウント信号に応じて各ディレイラインの遅延時間を設定するデコード回路とを備える。 - 特許庁
A block signal generating section 111 generating control signals BLK0-BLK2 for selecting a block determining the time division drive timing using a clock CLK delivered from a printer in order to transfer data related to print is provided on a substrate where a plurality of print elements 606, a drive means 113 therefor, and means 116 for arranging image data are formed integrally.例文帳に追加
プリントに係るデータを転送するためにプリント装置から供給されるクロックＣＬＫを用いて時分割駆動のタイミングを規定するブロック選択を行うための制御信号ＢＬＫ０〜ＢＬＫ２を生成するブロック信号発生部１１１を、複数のプリント素子６０６と、これらを駆動するための駆動手段１１３と、画像データを整列させるデータ整列手段１１６とが一体に形成された基板上に設ける。 - 特許庁
The circuit selects only required frequency components among many frequency components outputted by the sample and hold circuit by using the filter and outputs only the required frequency components by holding an input signal for a prescribed period of time in every cycle of a clock signal outputted by the sampling signal oscillator and shaping the input signal into a stepped signal.例文帳に追加
サンプリング信号発振器とサンプルホールド回路とフィルタとを備え、入力信号を前記サンプリング信号発振器が出力するクロック信号の周期ごとに所定時間ホールドして階段状信号に整形することにより、前記サンプルホールド回路が出力する多数の周波数成分から所要の周波数成分のみを前記フィルタを用いて選択出力したことを特徴とする周波数変換回路である。 - 特許庁
The system clock interpolation circuit is provided with a synchronizing signal period detection circuit 7 that detects a period of a synchronization detection pulse 12 independently of a mask operation by a synchronization position mask signal 42 and when the detection circuit 7 confirms that the period of the detected synchronization detection pulse 12 is a normal period, the synchronization is locked again by the synchronization detection pulse 12 to reduce the time until synchronization re-locking.例文帳に追加
同期位置マスク信号４２によるマスク動作とは無関係に同期検出パルス１２の周期を検出する同期信号周期検出回路７を設け、これにより検出した同期検出パルス１２の周期が正規の周期であることが確認された時点で、その同期検出パルス１２による同期の再引き込みを行うことにより、同期再引き込みまでの時間を短縮する。 - 特許庁
A drawing clock signal Bclk for determining timing of blanking an electron beam is generated based on a time calculated based on distances from a reference position to a drawing start position of starting the drawing of the pattern and a drawing finish position, and a speed of an irradiation position (or incident position) of the electron beam moving along a spiral track STr, when forming the pattern along the spiral track STr.例文帳に追加
スパイラルトラックＳＴｒに沿ってパターンを形成する場合に、基準位置からパターンの描画が開始される描画開始位置及び描画終了位置までの距離と、スパイラルトラックＳＴｒに沿って移動する電子線の照射位置（又は入射位置）の速度とに基づいて算出された時間に基づいて、電子線のブランキングのタイミングを決定する描画クロック信号Ｂｃｌｋを生成する。 - 特許庁
A memory interface circuit which controls memory devices which perform input/output of data by a data strobe signal is provided with; selector groups 604 which choose data strobe signals inputted at the time of data input by a DQS_SEL signal which specifies the number of data strobe signals over data; and flip-flop circuit groups 504 which perform capturing of data by using data strobe signal chosen by this selector group 604 as a clock.例文帳に追加
データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース回路において、データに対するデータストローブ信号の本数を指定するＤＱＳ＿ＳＥＬ信号により、データ入力時に入力するデータストローブ信号を選択するセレクタ群６０４と、このセレクタ群６０４によって選択されたデータストローブ信号をクロックとしてデータの取り込み処理を行うフリップフロップ回路群５０４とを備える。 - 特許庁
A final location determination solution may be determined from a set of ambiguous location determination solutions, by using clock temporal bias value, using consistency information of ranging signal order, such as the time of arrival and/or the received power level of the ranging signals, by using the distances to the sources, or by using another discriminator function for selecting the final location determination solution, from a set of ambiguous location determination solutions.例文帳に追加
最終的な位置決定解は、複数の曖昧な位置決定解から、クロック時間バイアス値を使用することにより、到着時間、そして／または、測距信号の受信電力レベルなどの測距信号順序に関する一貫性情報を使用することにより、ソースに距離を使用することにより、そして／または、最終的な位置決定解を選択するのに他の弁別器機能を使用することによって、１組の曖昧な位置決定解から決定しても良い。 - 特許庁
In communicating with a desired slave device, a host device HC makes a master side transmitting/receiving circuit 2 to transmit a serial data signal DATA generated by superimposing data on a clock signal TCLK by a predetermined method to slave side transmitting/receiving circuits SC1 to SCn by continuously transmitting the same data in a predetermined time or more, and transmitting ID for selecting one desired slave device.例文帳に追加
ホスト装置ＨＣが、所望の前記スレーブ装置と通信を行う場合、前記マスター側送受信回路２に対して、所定の方法でクロック信号ＴＣＬＫにデータを重畳させて生成したシリアルデータ信号ＤＡＴＡを各スレーブ側送受信回路ＳＣ１〜ＳＣｎに送信させる際、所定の時間以上同じデータを連続して送信させた後、所望の１つのスレーブ装置を選択するためのＩＤを送信させるようにした。 - 特許庁
Regarding the review of the postal businesses, as I told you the other day, we intend to draw up a bill to suspend the sale of shares and assets before the start of the extraordinary Diet session, and, if possible, we hope to enact a basic law, too. However, as the period of the session is very short, we must race against the clock if we are to enact the latter. Therefore, it is not clear whether we can fix the details of the basic law in the short period of time, so it may be better to listen to more opinions from various people. The Prime Minister also offered me a good idea (about business of the Japan Post) when I met him yesterday. As I told you over and over again, I have no intention of restoring the postal businesses, which have been broken up by Mr. Koizumi (former Prime Minister), to their status before the breakup 例文帳に追加
それと、ここは郵政見直しの方についても、この間も申し上げましたように、この臨時国会が始まる前に、きっちりと凍結法案、これは株と資産の凍結法案提出、できれば基本法をつくりたいと思っておりますが、会期が非常に短いものですから、基本法が上げられるかどうか、ちょっと時間との勝負みたいなところがありますので、基本法の中身まできちんと固めていけるか、非常に期間が短いですから、むしろもっといろいろな方の意見も聞いて、昨日だったか、総理にお会いした時も、総理もなかなかよいアイデア、意見も持っておられましたし、何度も言うように、純ちゃん（小泉純一郎元総理）がぐちゃぐちゃにしてしまった郵政事業を、その前の姿に戻すという気は、私にはありません - 金融庁
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