「Time Clock」に関連した英語例文の一覧と使い方(72ページ目) - Weblio英語例文検索

After a lapse of a predetermined time, a succeeding conduction means (SW23) which is controlled in response to a clock signal (CLK2) makes an output signal line corresponding to a third circuit (63) which has the positive polarity and an output signal line corresponding to a fourth circuit (64) which has the negative polarity electrically conductive with each other.例文帳に追加

所定時間経過後に、クロック信号（ＣＬＫ２）により制御される後続導通手段（ＳＷ２３）は、正極性を有する第３回路（６３）の出力信号線と、負極性を有する第４回路（６４）の出力信号線とを導通させる。 - 特許庁

A delay circuit 5 delays a reset signal PERST# generated after a frequency of a reference clock REFCLK is stable at 100 MHz by a predetermined delay time Δt to generate an internal reset signal PERST2 and outputs the signal to a link controller 31.例文帳に追加

遅延回路５は、基準クロックＲＥＦＣＬＫの周波数が１００ＭＨｚで安定した後に発生されるリセット信号ＰＥＲＳＴ＃を、所定の遅延時間Δｔだけ遅延させて内部リセット信号ＰＥＲＳＴ２を発生し、リンクコントローラ３１に出力する。 - 特許庁

To provide a high-quality electronic clock having a rotary display that reduces rotary load in a motor, has low power consumption, and nearly does not generate time error even in design for causing the increase in weight in the combination of a lower second disk and a second hand in a rotary display member.例文帳に追加

回転表示部材が下秒円盤と秒針の組み合わせに重量の増加を招くデザインであっても、モータの回転負荷が少なく低電力消費で時間の誤差がほとんど生じない高品質の回転表示付電子時計を提供する。 - 特許庁

At that time, a power-on sequence through the supply of the power, supply of a clock, and release of a reset signal is executed, and a READY signal is outputted when the operation is possible in each the function part, in the power-on sequence.例文帳に追加

そして、このとき、電力の供給、クロックの供給およびリセット信号の解除を経る電源投入シーケンスが実行されると共に、電源投入シーケンスにおいては、各機能部において動作が可能な場合に、ＲＥＡＤＹ信号が出力される。 - 特許庁

To provide a semiconductor integrated circuit which can be suitably used for a measurement device, such as a semiconductor integrated circuit testing set and the like, in which junction temperature and jitters hardly fluctuate, even if the frequency of an inputted clock fluctuates, and high accuracy is demanded on time.例文帳に追加

入力されるクロックの周波数が変動してもジャンクション温度及びジッタが殆ど変動せず、時間的に高い精度が要求される半導体集積回路試験装置等の測定装置で用いて好適な半導体集積回路を提供する。 - 特許庁

After a lapse of a predetermined time, succeeding conduction means (SW222) controlled by a clock signal (CLK2) makes an output signal line of a third circuit (213), which has the positive polarity, and an output signal line of a fourth circuit (214), which has the negative polarity, electrically conductive with each other.例文帳に追加

所定時間経過後に、クロック信号（ＣＬＫ２）により制御される後続導通手段（ＳＷ２２２）は、正極性を有する第３回路（２１３）の出力信号線と、負極性を有する第４回路（２１４）の出力信号線とを導通させる。 - 特許庁

When an imaging operation is performed by a player, a control part 60 in a portable terminal 50 records, in a storage part 66, image data which are acquired from an imaging part 70, position determining data which are acquired from a position determining part 72, and time data which are acquired from a clock 74.例文帳に追加

プレーヤにより撮像操作が行われると、携帯端末装置５０内の制御部６０は、撮像部７０から取得した画像データと、位置特定部７２から取得した位置特定データと、時計７４から取得した時刻データとを記憶部６６に記録する。 - 特許庁

Timing CLK for driving a phase modulator 102 of the transmitter 10 is made to be shifted by one step in accordance with indication from a timing control unit 240 of a receiver 20, and amount of clock shift and an interference result at the time are to be monitored and stored into a memory 250 in the receiver 20.例文帳に追加

受信器２０のタイミング制御部２４０の指示により、送信器１０の位相変調器１０２を駆動するタイミングＣＬＫを１ステップずつシフトさせ、受信器２０でそのときのクロックシフト量と干渉結果をモニタしてメモリ２５０に記録する。 - 特許庁

When the judgment section 322 has judged that the gradation data D1 to DN are zero, a stop control section 50 stops the drive circuit 20 by stopping the supply of the clock signal CLK during the period of time that the gradation data D1 to DN are supplied to the drive circuit 20.例文帳に追加

停止制御部５０は、階調データＤ1〜ＤNがゼロであると判定部３２２が判定した場合に、当該階調データＤ1〜ＤNが駆動回路２０に供給される期間にてクロック信号ＣＬＫの供給を停止することで駆動回路２０を停止させる。 - 特許庁

Only the images of a predetermined interval starting at a predetermined timing are selected from the image signals recorded in the RAM 19 in accordance with the operation of a switch for detecting a photographing operation of a predetermined period and a photographing time to be measured by a clock section 14.例文帳に追加

そして、所定期間の撮影操作を検出するスイッチの操作と、時計部１４で測定される撮影時間に従って、上記ＲＡＭ１９に記録された画像信号から、所定のタイミングを起点として所定間隔の画像のみが選択される。 - 特許庁

When recording video data inputted to a plurality of data ports DATA0-DATA7 and a clock port CLK, regarding a port where a data value is not changed for a predetermined time, the data value of that port and data representing that the data value is continued are recorded.例文帳に追加

複数のデータポートＤＡＴＡ０〜ＤＡＴＡ７とクロックポートＣＬＫに入力される映像データを記録する際、所定時間に亘ってデータ値の変化がないポートについて、そのポートのデータ値とそのデータ値が連続している旨を表すデータを記録する。 - 特許庁

According to this configuration, since the instruction of the resolution using the start signal SP and the clock pulse signal CLK can be performed without changing the pulse width of the start signal SP, the time required for starting to read an image can be shortened.例文帳に追加

この構成によれば、スタート信号ＳＰとクロックパルス信号ＣＬＫとを利用した解像度の指示を、スタート信号ＳＰのパルス幅を変更することなく行うことができるため、画像の読み取りを開始するまでに要する時間を短縮することができる。 - 特許庁

Clock signals are frequency-divided in counter ICs 256 and 257, the output signals of the counter IC 256 rise as H active signals with the delay of prescribed time (T1) from the change of the system reset signal and the output signals to a NOR gate IC 261 are changed to L.例文帳に追加

カウンタＩＣ２５６，２５７でクロック信号を分周し、システムリセット信号の変化から所定時間（Ｔ_１）遅れて、カウンタＩＣ２５６の出力信号がＨアクティブの信号として立ち上がり、ＮＯＲゲートＩＣ２６１への出力信号はＬに変化する。 - 特許庁

Many nodes having a muon detection function, a clock and a communication function are arranged within a finite space, the coordinate values of some nodes are known, and then time information of an incoming event detected in the respective nodes is transmitted to a positioning server together with node IDs and stored.例文帳に追加

有限空間内に，ミュオン検出機能と時計と通信機能を有するノードを多数配置し、そのノードの一部の座標値は既知とした上で，各ノードで検出した飛来イベントの時刻情報をノードＩＤと共に測位サーバに伝達蓄積する。 - 特許庁

A communication channel state estimate circuit 24 estimates a communication channel state based on a rear clock CK2 that is also fed to a retransmission buffer 14, and properly adjusts the correction quantity of a correction circuit 206 of a buffer residual amount measurement circuit 20 such as time constant of a low-pass filter depending on the state.例文帳に追加

通信路状態推定回路24は、再送バッファ14への読出しクロックCK2 に基づいて通信路状態を推定して、その状態に応じてバッファ残量計測回路20の補正回路206 における補正量、たとえば、ローパスフィルタの時定数を適宜調整する。 - 特許庁

In this image forming apparatus, the printing is controlled in a condition that the clock frequency is lowered and the driving current is reduced in a print job that does not require a print performance such as the time-designated printing during the power saving mode so that the power consumption is reduced.例文帳に追加

本画像形成装置では、省エネモード中で時刻指定プリントのようなプリントパフォーマンスを要求されないプリントジョブにおいて、クロック周波数を低速化し、駆動電流を低減した状態でプリント制御することで消費電力を節約する。 - 特許庁

For example, date information is obtained as the valid information, and when the date of the date information is tap-operated, the CPU starts an application to specify a schedule, and when the time of the date information is tap-operated, the CPU starts an application to specify a world clock.例文帳に追加

例えば、有用情報は日付情報であり、日付情報のうち年月日がタップ操作されると、ＣＰＵはスケジュールを規定するアプリケーションを起動し、日付情報のうち時刻がタップ操作されると、世界時計を規定するアプリケーションを起動する。 - 特許庁

A printer device 200, when receiving a request to make the encryption key open to the public which is sent from an information processor 100 (S13), generates the encryption key (S14) and sets a timer to clock a lapse of time after the encryption key is generated (S15).例文帳に追加

情報処理装置１００から送信される暗号鍵の公開要求をプリンタ装置２００にて受信した場合（Ｓ１３）、プリンタ装置２００は暗号鍵を生成し（Ｓ１４）、暗号鍵を生成してからの経過時間を計時するためにタイマをセットする（Ｓ１５）。 - 特許庁

A phase difference corresponding to the delay time difference of signal transmission between the liquid crystal display panels 20 and 30 is provided between output periods of the horizontal start signals STH1 and STH2 and horizontal clock signals CKH1 and CKH2 of both the horizontal driving signal generating sections 12 and 13.例文帳に追加

両水平駆動信号生成部１２，１３の水平スタート信号ＳＴＨ１，ＳＴＨ２および水平クロック信号ＣＫＨ１，ＣＫＨ２の出力時期には、各液晶パネル２０，３０での信号伝送の遅延時間差に応じた位相差が設けられる。 - 特許庁

The pulse width modulation system digital/analog converter modulates a pulse width, based on a selection clock to be obtained by time-sequentially selecting a plurality of clocks with different frequencies, and then, adjusts the voltage of a DC output obtained by smoothing a pulses.例文帳に追加

パルス幅変調方式のデジタル／アナログ変換器は、周波数の異なる複数のクロックを時系列的に選択して得られる選択クロックに基づいてパルス幅を変調することによりパルスを平滑して得られる直流出力の電圧を調整する。 - 特許庁

Further, a CO_2 monitor 6 for numerically knowing the decrease (increase) of the carbon dioxide by the photosynthesis or respiration, a thermometer with hygrometer 5 for knowing the temperature condition and humidity condition of the photosynthesis or respiration, and a digital clock for knowing the passage of time are provided.例文帳に追加

さらに光合成または呼吸による二酸化炭素の減少（増加）が数値的に分かるようにＣＯ２モニター６、光合成または呼吸の温度条件、湿度条件が分かるように温湿度計５と時間経過が分かるようにデジタル時計を設ける。 - 特許庁

The timing for writing image on the photoreceptor 8 is decided, based on a counted value set by each deflectingly reflecting surface of the mirror 5 by counting a reference clock from the time of the laser beam reflected by the front deflecting reflection surface of the mirror 5 being detected.例文帳に追加

感光体８に対する像書込みタイミングは、ポリゴンミラー５の前方の偏向反射面により反射されたレーザ光を検出した時点からの基準クロックをカウントし、ポリゴンミラー５の偏向反射面毎に定められたカウント値に基づき決定される。 - 特許庁

To make maintainable an optimum screen condition by detecting and setting optimum frequency and phase of sampling clock signals being used at the time of converting externally inputted analog video signals into digital signals.例文帳に追加

外部から入力されるアナログビデオ信号をデジタル信号に変換するとき，利用するサンプリングクロック信号の最適な周波数及び位相を検出，設定して，最適の画面状態を維持させる液晶ディスプレイの画面自動調整装置及びその方法を提供すること。 - 特許庁

A 1st PLL circuit 100 receives a flyback pulse VFB for a reference signal to output a clock signal CLK 1 and a delay circuit 200 outputs a flyback delay signal VFBD having a prescribed delay time corresponding to a horizontal movement amount on the screen.例文帳に追加

第１ＰＬＬ回路１００はフライバックパルスＶＦＢを基準信号として受信してクロック信号ＣＬＫ１を出力し、遅延回路２００は画面上の水平移動量に対応する所定の遅延時間を有するフライバックディレイ信号ＶＦＢＤを出力する。 - 特許庁

When an active command for activating the specific row(line) of the memory cell array 22 is impressed, a control signal ϕ1 is validated after fixed delay equivalent to a time rRCD until a read command is impressed, and generated in each cycle of the clock CLK.例文帳に追加

制御信号φ１はメモリセルアレイ２２の特定のロウを活性化させるアクティブコマンドが印加された場合に、リードコマンドが印加されるまでの時間ｔＲＣＤに相当する固定遅延ののちに有効化され、以後はクロックＣＬＫのサイクル毎に生成される。 - 特許庁

Also, the device is provided with an interlock signal, it is transmitted to the maintenance port from the retrieving port, it sets a time for perform write-in and read-out of data for the content addressable memory, consequently, retrieving operation is continued in each clock cycle without interrupting it.例文帳に追加

また、インターロック信号が備えられており、検索ポートからメンテナンスポートに伝送されることにより、コンテントアドレサブルメモリに対してデータの書き込みおよび読み出しを実行すべき時を設定し、この結果、検索動作が中断することなく各クロックサイクルで継続する。 - 特許庁

While a CPU 25 displays a time denoted by a clock circuit 24 on the liquid crystal display panel 12, the CPU 25 applies drive control to the solid-state image pickup device 14 to pick up the image of the object transmitted through the cells in an optical transmission state and the magic mirror 13.例文帳に追加

ＣＰＵ２５は，計時回路２４の示す時刻を液晶表示パネル１２に表示する一方，固体撮像装置１４を駆動制御して，液晶表示パネル１２の光透過状態にあるセルおよびマジックミラー１３を透過した被写体の像を撮像する。 - 特許庁

To provide a data encoding circuit, a data encoding method, and a data recording apparatus which can secure the real time property of recording operation even by a memory low in dynamic clock by reducing the number of times of access to a memory, and can make power consumption low and the cost of the memory low simultaneously.例文帳に追加

メモリへのアクセス回数を減少させることで、動作クロックの低いメモリによっても記録動作のリアルタイム性を確保でき、同時に、省電力化およびメモリの低価格化を図り得るデータ符号化回路、データ符号化方法、データ記録装置を提供する。 - 特許庁

To provide an information processing system for performing the batch control of the CPU clock frequency of each information apparatus by performing the batch management of all information apparatuses on a network, and for decreasing power consumption by performing the power consumption control of a CPU in a specific time zone when power consumption is large such as summer power consumption peak by schedule setting and a CPU clock frequency control management method.例文帳に追加

ネットワーク上で全ての情報装置を一括管理することで、各情報装置のＣＰＵクロック周波数の一括制御を行うことを可能とし、さらに、スケジュール設定により夏季電力消費ピーク時等の電力消費の多い特定の時間帯でＣＰＵの消費電力制御を行うことで消費電力を下げることが可能となるような情報処理システムおよびＣＰＵクロック周波数制御管理方法を提供する。 - 特許庁

By changing the generation timing of the latch signal ALATZ according to a set-up time to the clock signal CLK of the input signal ADD, reduction of a standby current is made to be compatible with prevention of a malfunction of the semiconductor memory by erroneous latch of the input signal ADD caused by insufficient setup.例文帳に追加

入力信号ＡＤＤのクロック信号ＣＬＫに対するセットアップ時間に応じて、ラッチ信号ＡＬＡＴＺの生成タイミングを変えることで、スタンバイ電流の削減と、セットアップ不足による入力信号ＡＤＤの誤ラッチによる半導体メモリの誤動作の防止とを両立できる。 - 特許庁

In the facsimile equipment having an Internet function, a CPU 12 allows a plotter 5 to output a transmission result report that reflects message processing notice contents by a message processing notice function after a lapse of a prescribed time depending on counts of a clock circuit 9 after the end of communication from a communication control section 10.例文帳に追加

インターネット機能を有するファクシミリ装置において、ＣＰＵ１２は、通信制御部１０からの通信終了後、時計回路９の計時による所定時間経過後にメッセージ処理通知機能によるメッセージ処理通知内容を反映した送信結果レポートをプロッタ５から出力させる。 - 特許庁

An arithmetic circuit performs operation of the flag data stored in the flag register with a first test data stored in the data register for each cycle from the input time of the first test data to the plurality of number of cycles of the clock signal, and the data control circuit 1-2 generates test data to be written in the memory cell.例文帳に追加

そして、演算回路は、第１テストデータの入力時からクロック信号の複数サイクル目まで各々のサイクル毎に、フラグレジスタに記憶されたフラグデータとデータレジスタに記憶された第１テストデータとの演算を行って、前記データ制御回路１−２がメモリセルに書き込むテストデータを発生する。 - 特許庁

A data reception terminal calculates the difference between the clock of one master server and that of the other slave server based on the time stamp of a packet received from each server, generates a transferring rate change message stored with a calculated value as data for changing a transfer rate and transmits it to the slave server.例文帳に追加

データ受信端末が、１つのマスターサーバのクロックとその他のスレーブサーバのクロック差を各サーバから受信するパケットのタイムスタンプに基づいて算出し、算出値を転送レート変更用データとして格納した転送レート変更メッセージを生成してスレーブサーバに送信する。 - 特許庁

Pixel signals outputted, by the same transfer clock, from first to third shift registers constructing a CCD image sensor 20 are captured while being selected in a time division manner through an AFE 75, and captured pixel data are sequentially sampled by a data sampling block 44 and stored in a memory 70.例文帳に追加

ＣＣＤイメージセンサ２０を構成する第１〜第３シフトレジスタから同一の転送クロックで出力される画素信号を、ＡＦＥ７５を介して時分割で選択しつつ取り込み、その取り込んだ画素データをデータサンプリングブロック４４で順次サンプリングしてメモリ７０に記憶する。 - 特許庁

Therefore, if the interrupt request (step 203) is received during the operation in the sleep mode, clock supply is resumed, saving on the stack is not performed, the execution of the interrupt handler is completed and the time required for the return to the normal operation mode (steps F204 to F206) can be shortened.例文帳に追加

これにより、スリープモードでの動作時に割り込み要求（ステップＦ２０３）を受けた場合に、クロック供給を再開し、スタック退避は行わずに、割り込みハンドラの実行を終え、通常動作モードへの復帰（ステップＦ２０４〜Ｆ２０６）に要する時間を短縮することができる。 - 特許庁

In the simulation, a given time Δt is divided by N in which (leak rate of main buffer/system clock frequency)×N (N: integer) is an integer, and the remainder R is carried over to a next operation, so that a present leak data amount of a main buffer is integer-calculated based on the quotient composed of an integer.例文帳に追加

シミュレーションでは、（メインバッファのリークレート／システムクロック周波数）×Ｎ（Ｎは整数）が整数となるＮで、所定時間Δｔを除算した余りＲを次回の演算に持ちこすことで、整数からなる商に基づき現在のメインバッファのリークデータ量を整数演算する。 - 特許庁

Operation sensors 61 and 62 are installed on operating levers 31 and 32 of the working device 4 of the working vehicle 1, while a timer device 35 to clock the lasting time of the non-operation condition of the levers 31 and 32 is installed on a lower working device controller 34 to make actuation control of the working device 4.例文帳に追加

また、この高所作業車１の作業装置４の操作レバー３１，３２に、操作検出センサ６１，６２を配設するとともに、作業装置４の作動制御を行う下部作業装置コントローラ３４に、操作レバー３１，３２の非操作状態の継続時間を計測するタイマー３５を備える。 - 特許庁

When CI (Configuration Information) which is added to the encoded frame and shows a form of encoding is correctly received (step 41e), and when STC (System Time Clock) being a reference synchronizing signal of the decoding/reproducing device is reset (step 41g), received PTS is judged to be correct.例文帳に追加

符号化されたフレームに付加され、その符号化の形式を表すＣＩ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｉｎｆｏｒｍａｔｉｏｎ）を正しく受信した際（ステップ４１ｅ）、及び、復号再生装置の基準同期信号であるＳＴＣ（Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）のリセットが行われる際（ステップ４１ｇ）には、受信したＰＴＳは正しいと判断する。 - 特許庁

An information detection circuit latches a binary signal received by a delayed flip-flop 272i at a time T(=iL/n) and provides an output by using, as a trigger, a second clock signal that is outputted from a delay element 271i by a delay of iL/n (1≤i≤n-1) and uses a unit frame period L for its period.例文帳に追加

情報検出回路は、遅延素子２７１ｉ、（１≦ｉ≦ｎ−１）においてｉＬ／ｎだけ遅らさせて出力され、単位フレーム期間Ｌを周期とする第２のクロック信号をトリガとして、ディレイドフリップフロップ２７２ｉにＴ＝ｉＬ／ｎに入力された２値信号をラッチして出力する。 - 特許庁

Because the value of RSSI represents the intensity of a received signal and indirectly represents the accuracy of the referential clock REFCLK, the failures in the frequency search are eliminated or reduced by setting the range of the frequency to be searched in response to the value of RSSI, and therefore a required time for searching can be shortened as a whole.例文帳に追加

ＲＳＳＩ値は受信信号強度を示しており間接的に参照クロックＲＥＦＣＬＫの精度を示しているため、ＲＳＳＩ値に応じたサーチ周波数範囲設定によって周波数サーチ失敗がなくなり（減り）、全体としてサーチ所要時間を短縮できる。 - 特許庁

The delay time of the delay circuit of the duty measurement circuit 2 when a signal Out output from the duty measurement circuit section 2 changes from a low level to a high one is measured as the duty of the clock signal CLKA before correction by the duty measurement circuit section 2.例文帳に追加

デューティ測定回路部２から出力される信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したときのデューティ測定回路部２の遅延回路の遅延時間が補正前クロック信号ＣＬＫＡのデューティとして、デューティ測定回路部２で測定される。 - 特許庁

Pixel signals outputted from the first to third shift registers constituting a CCD image sensor 20 in the same transfer clock are selectively obtained with time division through an AFE 75, and the obtained pixel data are sequentially sampled by a data sampling block 44 and stored into the memory 70.例文帳に追加

ＣＣＤイメージセンサ２０を構成する第１〜第３シフトレジスタから同一の転送クロックで出力される画素信号を、ＡＦＥ７５を介して時分割で選択しつつ取り込み、その取り込んだ画素データをデータサンプリングブロック４４で順次サンプリングしてメモリ７０に記憶する。 - 特許庁

The image processor for writing electric charge stored in an imaging device to a recorder as a pixel signal, reading the recorded signal and transmitting the image signal is provided with a clock control circuit having a means for varying the storage time of the electric charge to the imaging device in accordance with the illuminance.例文帳に追加

撮像素子に蓄積された電荷を画素信号として記録装置に書き込み、その記録された信号を読み出して画像信号を送出する画像処理装置において、撮像素子への電荷の蓄積時間を照度に応じて可変とする手段を有するクロック制御回路を具える。 - 特許庁

To provide a semiconductor memory device outputting internal data to the outside constantly at a predetermined time point even when PVT (Process, Voltage and Temperature) is changed, by eliminating a delay element affected by the change of the PVT in a clock alignment training operation.例文帳に追加

クロック整合トレーニング動作において、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動に影響される遅延要素を除去することにより、ＰＶＴが変動した場合でも、常に所定の時点で内部データを外部に出力する半導体メモリ素子を提供すること。 - 特許庁

The vehicle charging system configured for charging an on-vehicle battery MB using a commercial power source 8 includes: a charger 42 for charging the battery MB; and a control device 30 for controlling the charger 42 on the basis of charge completion clock time set by a user.例文帳に追加

商用電源８から車載のバッテリＭＢを充電できるように構成された車両の充電システムは、バッテリＭＢを充電する充電器４２と、ユーザにより設定された充電終了時刻に基づいて充電器４２を制御する制御装置３０とを備える。 - 特許庁