「Time Clock」に関連した英語例文の一覧と使い方(76ページ目) - Weblio英語例文検索

Reception data in a partial period which is supposed to include partial data D1 in a specific range of the time code are acquired, and the reception data are compared with the partial data D1, to thereby discriminate at which timing of the reception data the partial data D1 are received, and second data of clock data are corrected thereby.例文帳に追加

タイムコードの特定範囲の部分データＤ１が含まれると想定される一部の期間の受信データを取得し、この受信データと部分データＤ１との比較を行って部分データＤ１が受信データのどのタイミングで受信されたかを判別し、それにより計時データの秒データの修正を行う。 - 特許庁

An image processing device has a clock thinning control block 10 for optimizing a bandwidth request for access requests to a memory by distributing the frequency of access requests within a specified period according to the size of image data to be processed by the access requests and processing time allowable to complete the processing.例文帳に追加

本発明の画像処理装置は、アクセス要求処理を行なう画像データのサイズ及びその処理の完了に許容される処理時間により、アクセス要求の頻度を規定の期間内に分散させることにより、メモリへのアクセス要求におけるバンド幅要求を最適化するクロック間引き制御ブロック１０を設けたものである。 - 特許庁

To provide an interface control circuit capable of efficiently accepting the processing request signals of plural blocks to be synchronously operated according to clock signals at respectively different frequencies, to accelerate the processing speed of an emulation unit or the like built in a microcontroller or the like and to shorten the required time of emulation using this unit.例文帳に追加

それぞれ異なる周波数のクロック信号に従って同期動作する複数のブロックの処理要求信号を効率良く受理しうるインタフェース制御回路を実現し、マイクロコントローラ等に内蔵されるエミュレーションユニット等の処理速度を高め、これを用いたエミュレーションの所要時間を短縮する。 - 特許庁

To provide a life clock, concerning life administration of living, while recognizing the whole picture of a self goal age to live and the time allowed left-behind life every day, verifying to adjust circumstances the self occupies via his present position of life, to exclude a life of letting it take its own course.例文帳に追加

本発明は、なりゆき人生を排除するために、自己の生存目標年齢や残された人生の持ち時間の全容を日々に認識し、自分がいま人生のどの位置にどのような状況にあるかを常に検証・調整しながら歩むための、人生管理に関する人生時計を提供する。 - 特許庁

Even if the main oscillating circuit 120 having a different frequency is externally installed, the writing of data to the flash memory 100 is performed by the clock signal of the fixed frequency of the fixed oscillating circuit 130, whereby surplus voltage by the write disturb time error in data writing is minimized so as to hardly cause the holding omission of data.例文帳に追加

周波数が異なるメイン発振回路１２０が外付けされる場合でも固定発振回路１３０の固定した周波数のクロック信号でフラッシュメモリ１００へのデータ書き込みを行うことで、データ書き込み時におけるライトディスターブ時間の誤差による余剰電圧を少なくし、データ保持抜けをし難くする。 - 特許庁

The number of nodes in plural precise delay routes forming a propagation path of the signals (each of them being connected to mutually difference one of plural coarse delay steps, in the first coarse delay route) is recorded, for the arrival points of time of the successively entering signals at intervals longer than the cycle period of the reference clock signal.例文帳に追加

基準クロック信号の繰返し周期よりも長い間隔で逐次的に入来する信号の到達時点を、それら信号の伝搬路を形成する（第１の粗遅延経路の中の複数の粗遅延段の互いに異なる一つに各々が接続されている）複数の精遅延経路内のノードの数を記録する。 - 特許庁

The telephone set main body with a display function, a clock function, and a memory section for destination telephone numbers installed thereon is provided with a function that automatically reads and dials a preset opposite party telephone number or a pre-designated opposite party telephone number among a plurality of telephone numbers having already been stored at a predetermined time.例文帳に追加

表示機能、時計機能及び接続先電話番号のメモリ部を搭載した電話機本体に、予め定められた時刻に、予め設定された相手方電話番号を、又は既に記憶されている複数の電話番号の中から予め指定された相手方電話番号を自動的に読み出して発呼する機能をもたせる。 - 特許庁

At the time of receiving the output signals of the counter IC 256, a flip-flop IC 267 alternately outputs H and L to the Enable terminal of the counter IC 260 for each clock from an oscillation part 210 and supplies pulses to rise with the delay T2 and fall after T3 and they are outputted to the NOR gate IC 261.例文帳に追加

フリップフロップＩＣ２６７は、カウンタＩＣ２５６の出力信号を受けると、発振部２１０からのクロックごとにカウンタＩＣ２６０のＥｎａｂｌｅ端子に交互にＨ，Ｌを出力し、Ｔ_２遅れて立ち上がり、Ｔ_３後に立ち下がるパルスを与え、これをＮＯＲゲートＩＣ２６１に出力させる。 - 特許庁

According to control of a mute circuit 63, the adder 61 integrates signals of an integration section by accumulating signal values every time sampling clock is supplied for signals of range established as an integration section among signals corresponding to 0.5 bits of disk data supplied from the A/D conversion circuit 42.例文帳に追加

加算器６１は、ミュート回路６３の制御に応じて、Ａ／Ｄ変換回路４２から供給されたディスクデータ０．５ビット分に相当するの信号のうち、積分区間として設定された範囲の信号について、サンプリングクロックが供給される毎に信号値を累算することにより、積分区間の信号を積分する。 - 特許庁

To provide an integrated circuit having an improved synchronizing characteristic, comparatively reducing a space area occupied by clock circuit constitution and circuits related to the constitution on an integrated circuit chip, shortening time required for data to pass a latch, and capable of increasing the number of functions allowed to be executed on the chip.例文帳に追加

改良された同期特性を有し、クロック回路構成およびそれに関連する回路がチップ上で占有する空間の量が比較的少なく、データがラッチを通過するために必要な時間が短く、集積回路チップ上で実行することができる機能の数を増大し得る集積回路を提供する。 - 特許庁

To easily display or announce, with sound or voice, information such as a balance recorded in an electronic money card, and to automatically or manually end the display of the balance by validly using portable personal electronic device equipped with a clock function for displaying a time or date like an electronic watch.例文帳に追加

電子腕時計のように時刻や日付を表示するクロック機能を備えた携帯型のパーソナル電子機器を有効に利用し、電子貨幣カードに記録されている残高などの情報を簡単に表示したり音や音声で報知できること、残高表示を自動的に又は手動で終了できること。 - 特許庁

The data input processing circuit 22 mounted in a display side housing 20 outputs a low speed processing signal (first digital signal) synchronized with a clock signal inputted from a controller mounted in a housing 10, and one high speed processing signal selected from a plurality of high speed processing signals (second digital signals) asynchronous with the clock signal and inputted by digital through, to a controller by time sharing.例文帳に追加

筐体１０に実装されるコントローラから入力されるクロック信号に同期させた信号である低速処理信号（第１のデジタル信号）と、前記クロック信号に非同期の信号である複数の高速処理信号（第２のデジタル信号）のうちから一の前記高速処理信号を選択し、選択した前記高速処理信号のデジタルスルーによる信号とを、時分割多重により前記コントローラに出力する、表示側筐体２０に実装されるデータ入力処理回路２２から構成される。 - 特許庁

This device is provided with a clock part outputting a present time signal, a trigger control part changing the trigger condition with respect to monitoring power waveform data in accordance with time which is previously set, a trigger detection part detecting whether monitoring power waveform data inputted through an A/D converter satisfies the trigger condition or not and a waveform memory detecting that data satisfies the trigger condition and storing monitoring power waveform data.例文帳に追加

現在時刻信号を出力する時計部と、予め設定された時刻に応じて監視電源波形データに対するトリガ条件を変更するトリガ制御部と、Ａ／Ｄ変換器を介して入力される監視電源波形データがトリガ条件を満たしているか否かを検出するトリガ検出部と、トリガ条件を満たしていることを検出して監視電源波形データを記憶する波形メモリ、とで構成されたことを特徴とするもの。 - 特許庁

Alternatively, when the communication data log such as the calling information, the internal error information and the patient information transmitted on the corridor lamp line are stored in the memories of the corridor lamps along with communication hours and displayed on the screens of the display parts as necessary, the communication hours are matched with the hour counted by a real time clock of a nurse call master machine 30.例文帳に追加

また、廊下灯ライン上を伝送される呼出情報、内部エラー情報、患者情報等の通信データログを、通信時刻とともに廊下灯のメモリに記憶させ、必要に応じて表示部の画面上に表示させるにあたって、この通信時刻は、ナースコール親機３０のリアルタイムクロックにて計時されている時刻と整合性がとられる。 - 特許庁

An input signal change detection unit 20 inputs an input signal Si, having a duty ratio of about 50% and frequency F and outputs a change point detection signal PR/SH, each time the change point thereof is detected, and a frequency multiplication unit 40 has an N-stage shift register to which a clock signal having a frequency 2×N×F (N: an even integer ≥2) is input.例文帳に追加

入力信号変化検出部２０はデューティ比約５０％で周波数Ｆの入力信号Ｓｉを入力してその変化点を検出する毎に変化点検出信号ＰＲ／ＳＨを出力し、周波数逓倍部４０は周波数２×Ｎ×Ｆのクロック信号（Ｎは２以上の偶数の整数）が入力されたＮ段のシフトレジスタを有する。 - 特許庁

The operation control circuits 107a and 107b acquire from the MAC block 108, whether or not optical signals are input to the optical receiver, and controls the SWs 114a and 114b thereby to cut the supply of the clock signals from the VCOs 113a and 113b to the FFs 104a and 104b during a time period when the optical signals are not input to the optical receiver.例文帳に追加

動作制御回路１０７ａ，１０７ｂは、光受信器への光信号の入力の有無をＭＡＣブロック１０８から取得し、光信号の光受信器への入力がない時間に、ＶＣＯ１１３ａ，１１３ｂからＦＦ１０４ａ，１０４ｂへのクロック信号の供給を遮断するようにＳＷ１１４ａ，１１４ｂを制御する。 - 特許庁

To prevent an influence of video noise caused by an operation clock of digital television broadcasting reception processing during receiving analog television broadcasting by the simple control of reception processing by a configuration that can start to display a digital broadcasting receiving screen in a short period of time upon switching from the reception of the analog television broadcasting to the reception of digital television broadcasting.例文帳に追加

アナログテレビ放送の受信からデジタルテレビ放送の受信に切り換わったときに短時間でデジタルテレビ放送の受信画面の表示を開始することができる構成により、受信処理の簡単な制御でアナログテレビ放送受信時にデジタルテレビ放送受信処理の動作クロックに起因した映像のノイズの影響を防止する。 - 特許庁

The input stage differential amplification sections are in a folded cascade connection configuration, and inverted signals and non-inverted signals at input sides and output sides of the input stage differential amplification sections are alternately changed over in a time division manner, respectively by switches SW1-SW8 that are operated by chopping clock signals CK, CKB.例文帳に追加

入力段差動増幅部は、フォールデッドカスコード接続構成であって、入力段差動増幅部の入力側と、入力段差動増幅部の出力側とにおけるそれぞれの反転信号、非反転信号を、チョッピング用のクロック信号ＣＫ、ＣＫＢによって動作するスイッチＳＷ１〜ＳＷ８で、それぞれ時分割に交互に切り換える。 - 特許庁

A clock-synchronized memory is provided with an AL setting register 132 used for setting a value (front-loaded latency) specifying a supply cycle of a read or write command, and a delay control circuit 126 for delaying internal control signals MAE, WBE by the prescribed cycle time in accordance with a value set to the AL setting register 132.例文帳に追加

クロック同期型のメモリにおいて、読出しまたは書込みコマンドの投入サイクルを指定する値（前倒しレイテンシ）を設定可能なＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１３２に設定された値に応じて所定のサイクル時間だけ内部制御信号ＭＡＥ，ＷＢＥを遅延させるための遅延制御回路１２６とを備える。 - 特許庁

This device detects how much the number of the revolution (linear velocity) of an optical disk is deviated based on the original number of the revolution and whether the revolution is under acceleration or deceleration, records the data by using a recording clock corresponding to it and when an address cannot be read, the device judges whether to continue recording in accordance with a state at the time to record the data efficiently.例文帳に追加

この発明は、光ディスクの回転数（線速）が本来の回転数に対して、どのくらいずれているか、加速／減速中かを検出して、それに見合った記録クロックを使って記録を行うとともに、アドレスが読めない場合はその時の状態に合わせて、記録を継続するかどうかを判断して、効率よく記録を行うようにしたものである。 - 特許庁

Server units 51-53 installed on the network are provided with a charge management function, a destination management function, and a clock information providing function and then the network facsimile terminals 21-23 have only to equip a network interface to acquire communication charge data, a FAX number of a communication destination corresponding to abbreviation dial data and time data or the like from the server units 51-53.例文帳に追加

ネットワーク上に設置されたサーバ装置５１〜５３に料金管理機能、宛先管理機能、時計情報提供機能を持たせることで、ネットワークＦＡＸ２１〜２３は、ネットワークインタフェースを装備するだけで、サーバ装置５１〜５３から通信料金データ、短縮ダイヤルに対応する通信相手先のＦＡＸ番号、時刻データなどを取得することとなる。 - 特許庁

A stop period during which the output of horizontal synchronizing signal consisting of a video signal, a strobe signal STB and a vertical drive clock signal VCK is stopped at least one time or more and for two horizontal periods or more during a display period in one vertical period is set by a control device (for example, timing controller 14)(horizontal synchronizing signal stop period setting mode processing).例文帳に追加

制御手段（たとえば、タイミングコントローラ１４）により、映像信号ストローブ信号ＳＴＢ及び垂直ドライバクロック信号ＶＣＫからなる水平同期信号の出力を１Ｖ期間内の表示期間中に少なくとも１回以上かつ２水平期間以上停止する停止期間が設定される（水平同期信号停止期間設定処理）。 - 特許庁

A CPU 1 capable of parallel arithmetic processing by using plural executing parts (EX0-EX3) by decoding read instructions stops the operation clock signal of any executing part in a non-operational state, and inhibits any data input or output when the number of arithmetic processing to be executed in parallel is smaller than the number of executing parts at the time of operating the parallel arithmetic processing.例文帳に追加

読み込んだ命令を解読し複数の実行部（ＥＸ０〜ＥＸ３）を用いて並列演算処理可能なＣＰＵ（１）は、並列演算処理を行なう場合に、実行部の数より、並列実行すべき演算処理が少ないとき、動作しない実行部の動作クロック信号を停止すると共にデータ入出力などを禁止する。 - 特許庁

When a crank signal is abnormal, a time interval measured by a measuring part 43 between edges of an angle clock generating part 33 is changed from a value according to a rotation angle (a first angle) of a crankshaft until an effective edge is generated in the crank signal to a value according to a rotation angle (a second angle) of a camshaft until an effective edge is generated in a cam signal.例文帳に追加

クランク信号が異常になると、アングルクロック生成部３３のエッジ間計測部４３に計測される時間間隔が、クランク信号に有効エッジが発生するまでのクランク軸の回転角度（第１の角度）に応じた値から、カム信号に有効エッジが発生するまでのカム軸の回転角度（第２の角度）に応じた値に変更される。 - 特許庁

The counters A, B are started simultaneously under the control of a microprocessor 200 and are stopped, after the lapse of a prescribed time, the microprocessor 200 outputs control data used to control the characteristics of the PLL circuit 100, in response to the counts DA, DB of the counters A, B at the stop and furthermore, outputs a selection instruction signal to a clock changeover circuit 110.例文帳に追加

マイクロプロセッサ２００の制御に応じて、カウンタＡ，Ｂが同時にスタートし、所定の時間を経過したとき停止し、停止時カウンタＡ，Ｂのカウント値Ｄ_A ，Ｄ_B に応じて、マイクロプロセッサ２００は、ＰＬＬ回路１００の特性を制御する制御データをＰＬＬ回路１００に出力し、さらに、クロック切り替え回路１１０に選択指示信号を出力する。 - 特許庁

This game device GBP for meeting with a character R by moving a player object on a map is provided with a program storage unit 11 for storing the game program, a clock 14 for counting at least time, an operation unit 22 for operating the player object and image processing units 23 and 26 for changing a display image on the basis of operation of the operation unit 22 by performing the program.例文帳に追加

プレイヤオブジェクトをマップ上で移動させて、キャラクタ（Ｒ）に遭遇するゲーム装置（ＧＢＰ）は、ゲームプログラムを記憶したプログラム記憶器（１１）と、少なくとも時間を計時する時計（１４）と、プレイヤオブジェクトの操作を行う操作器（２２）と、プログラムを実行し、操作器（２２）の操作に基づいて表示画像の変化を行わせるための画像処理器（２３、２６）を有する。 - 特許庁

An IC tag 20 is provided with a random number generation circuit 26 for generating a basic clock signal CL for a logic control circuit 25; a transmission means for repeatedly transmitting an initial signal to a reader/writer in every random interval time according to the establishment of a power supply voltage Vd; and a reception means for receiving a command including the ID information from the reader/writer.例文帳に追加

ＩＣタグ２０は、論理制御回路２５用の基本クロック信号ＣＬを発生する乱数発生回路２６と、電源電圧Ｖd の確立により初期信号をランダムなインタバル時間ごとにリーダライタに繰返し送信する送信手段と、リーダライタからのＩＤ情報を含むコマンドを受信する受信手段とを備える。 - 特許庁

To solve the problem that it is necessary to update the number of MAXSTEP indicating a transition timing to the next processing each time the cycle of an output signal is changed for switching processing based on the result of the comparison of the number of steps of a master clock being the reference of a processing operation with the number of the MAXSTEP in a conventional signal processor, and that it is difficult to execute the update processing.例文帳に追加

従来の信号処理装置では処理動作の基準となるマスタークロックのステップ数と、次処理への移行タイミングを表すMAXSTEP数とを比較し、その結果に基づいて処理の切り替えを行うため、出力信号の周期が変わるたびに前記MAXSTEP数の更新が必要であり、更新処理が困難であるといった課題を有する。 - 特許庁

The filter/processor 216 inspects the smoothed error signal ERR_PTS and adjusts the audio restoring device 212 so as to skip or repeat an audio frame when rough synchronization control is required, or adjusts a frequency of an audio processing clock signal by supplying a control signal to an audio time axis circuit 215 when fine adjustment is required.例文帳に追加

フィルタ／処理装置２１６は、平滑にされた誤差信号ＥＲＲ_ＰＴＳを検査し、粗い同期調節が必要であれば、音声フレームをスキップするかまたは繰り返すように音声復元装置２１２を調整し、細かい調節が必要であれば、音声時間軸２１５に制御信号を供給して、音声処理クロック信号の周波数を調節する。 - 特許庁

An input signal judging circuit 16 judges a signal input into a serial interface terminal as the signal for setting the reference point, and outputs an ON-signal to an angle calculation circuit 10 via a reference point setting circuit 11, when a serial clock signal SCLK is maintained high for a fixed time after a chip selection signal CSCLK gets active.例文帳に追加

入力信号判断回路１６は、チップセレクト信号ＣＳＣＬＫがアクティブになった後、シリアルクロック信号ＳＣＬＫがハイで一定時間保持されていると、シリアルインターフェース端子に入力された信号が基準点設定のための信号であると判断して、基準点設定回路１１を介して角度計算回路１０にオン信号を出力する。 - 特許庁

The clock equipped with a calendar function comprises the driving mechanism, time wheels, the first day wheel 512 for displaying the one's place of the date, the second day wheel 522 for displaying the ten's place of the date, and a program wheel 540 for rotating the first day wheel 512 and the second day wheel 522 intermittently on the basis of the operation of the driving mechanism.例文帳に追加

カレンダ機構付き時計は、駆動機構と、時刻表示車と、日付のうちの一の位を表示する第一日車５１２と、日付のうちの十の位を表示する第二日車５２２と、駆動機構の作動に基づいて、第一日車５１２および第二日車５２２を、それぞれ間欠的に回転させることができるプログラム車５４０とを備える。 - 特許庁

Each of the arithmetic processing circuits 2, 3 outputs data Da, Db to the other arithmetic processing circuits 3, 2 in synchronization with the clock signal CLK0 upon input of the time-up signals TUPa, TUPb, mutually collates data DATAa, DATAb and outputs alternate signals CMPa, CMPb indicating the collated results to a collation circuit 4.例文帳に追加

演算処理回路２，３は、それぞれ、この計時完了信号の入力を契機に、クロック信号ＣＬＫ０に同期してデータＤａ，Ｄｂを他方の演算処理回路３，２に出力して、データＤＡＴＡａ，ＤＡＴＡｂを互いに照合し、その照合結果を示す交番信号ＣＭＰａ，ＣＭＰｂを照合回路４に出力する。 - 特許庁

The delay circuit is provided which includes: a delay unit configured to receive a clock signal, delay an input signal sequentially by a predetermined time interval, and output a plurality of first delayed signals; and an option unit configured to select one of the plurality of first delayed signals based on one or more select signals, and output a second delayed signal.例文帳に追加

クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第１ディレイ信号を生成するディレイ部と、一つ以上の選択信号によって前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するオプション部と、を含むディレイ回路を提供する。 - 特許庁

The pulse generation means 20 includes a second data importing/storing part 231 of a structure identical or equivalent to that of the first data importing/storing part, generates pulse signals PLS in a pulse width zone for an importing time of input data in the second data importing/storing part 231 from clock signals CLK, and supplies the generated pulse signals to the first data importing/storing part as latching pulses.例文帳に追加

パルス発生手段２０は、第１のデータ取込記憶部と同じあるいは同等の構成の第２のデータ取込記憶部２３１を備え、クロック信号ＣＬＫから、第２のデータ取込記憶部２３１における入力データの取込時間分のパルス幅区間のパルス信号ＰＬＳを生成し、ラッチ用パルスとして、第１のデータ取込記憶部に供給する。 - 特許庁

Time synchronization according to the present techniques includes determining an asymmetry in a propagation delay on the communication link 110 used by a first device 100 and a second device 102 to exchange timing information and incorporating the asymmetry into a determination of a clock offset between the first device 100 and the second devices 102.例文帳に追加

本技法による時間同期化は、タイミング情報を交換するために第１の装置１００及び第２の装置１０２によって使用される通信リンク１１０上の伝播遅延における非対称性を求めることと、この非対称性を、第１の装置１００と第２の装置１０２との間のクロックオフセットの決定に取り入れることと、を含む。 - 特許庁

When a phase frequency comparator 11 outputs an UP pulse, 2 NOR logic (NOR circuit 21) of the minimal delay time detection signal K2 and the UP pulse communicates a clock to an UP pulse counter 19, a lock-off detection signal K3 at an H level is outputted, and an L level is inputted to a reset period hold counter 17.例文帳に追加

さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。 - 特許庁

A delay adjusting circuit wherein ≥2 delay circuits having different delay times are arrayed side by side is arranged and characteristics of the TFTs are detected to properly adjust the delay time of a clock signal, so that the timing of an analog switch which supplies a video signal is adjusted to display an image which is uniform and free of a ghost on the screen.例文帳に追加

遅延時間が異なる２以上の遅延回路を並列した遅延調節回路を設け、ＴＦＴの特性を検出して、クロック信号の遅延時間を適宜調節することによって、映像信号を供給するアナログスイッチのタイミングを調整し、画面内において均一でゴーストのない画像表示を可能とすることができる。 - 特許庁

When it is informed to the outside that abnormality has occurred in the stored contents of a RAM 20, the operation state of an internal clock RTC 34 operated by power supply from a sub battery 37 is also informed the outside, and whether the output voltage of the battery 37 is appropriate can be decided on the basis of informed time information.例文帳に追加

ＲＡＭ２０の記憶内容に異常が発生した旨を外部に報知するに当たり、サブ電池３７からの電力供給により動作するＲＴＣ３４の動作状態をも外部に報知し、報知された時間情報に基づいて、サブ電池３７の出力電圧は適正かどうかを判断することができるよう構成している。 - 特許庁

The TDI type image sensor has a vertical scanning circuit including a shift register circuit and a line selection circuit and switches a vertical transfer direction in an optional position of an imaging area, according to an input clock to the shift register circuit to capture an image, and only signals vertically transferred to a horizontal transfer part are time-delay-integrated and read.例文帳に追加

本発明によるＴＤＩ方式イメージセンサは、シフトレジスタ回路とライン選択回路を含んだ垂直走査回路を有し、シフトレジスタ回路への入力クロックに応じて撮像エリアの任意の位置で垂直転送方向を切り替えて撮像するもので、水平転送部へと向かって垂直転送される信号だけが時間遅延積分されて読み出される。 - 特許庁

When the communication I/F section 24 is not connected with an Ethernet, the power supply control section 20 makes a transition to sleep mode for interrupting clock supply to the CPU 12, and the like, if a DMA transfer request signal 38 is not delivered from a DMAC 34 for a specified time or longer and releases sleep mode upon receiving data from a host computer group 36.例文帳に追加

電源制御部２０は、通信Ｉ／Ｆ２４にイーサネットが接続されている場合には、所定時間以上ＤＭＡＣ３４からＤＭＡ転送要求信号３８が出力されないとＣＰＵ１２等へのクロック供給を停止させるスリープモードへ遷移し、ホストコンピュータ群３６からデータを受信した場合にスリープモードを解除する。 - 特許庁

FFT sections 22a, 22b of a signal correlation calculation means 22 convert a clock delay corrected signal (a signal correcting roughly a symbol point) and a reference signal being a modulation reference into signals corresponding to the frequencies of the signals above, a multiplier 22c multiplies the signals corresponding to the frequencies and an inverse FFT section 22c restores the result of multiplication to the signals corresponding to time.例文帳に追加

信号相関計算手段２２のＦＦＴ部２２ａ、２２ｂがクロックディレイ補正済信号（粗くシンボル点を補正した信号）および変調の基準となる基準信号を周波数対応の信号に変換し、乗算器２２ｃによりこれらの周波数対応の信号を乗算し、逆ＦＦＴ部２２ｅにより乗算結果を時間対応の信号に戻す。 - 特許庁

The synchronization maintenance device of the portable internet measuring instrument includes a GPS receiver which outputs a GPS signal synchronized to GPS time using information received from a GPS satellite, and a synchronization controller which controls synchronization based on results of comparison between the GPS signal from the GPS receiver and a reference signal generated with inherent clock.例文帳に追加

本発明の携帯インターネット計測器の同期維持装置は、ＧＰＳ衛星から受信された情報を利用してＧＰＳタイムに同期されたＧＰＳ信号を出力するＧＰＳ受信器、及びＧＰＳ受信器からのＧＰＳ信号と自体クロックにより生成された参照信号を比較した結果によって同期を制御する同期制御部を含む。 - 特許庁

The filter/processing apparatus 216 examines the smoothed error signal ERR_PTS and adjusts the audio decompression apparatus 212, such that an audio frame is skipped or repeated, when rough synchronization control is required, or supplies a control signal to an audio time axis 215 to adjust audio processing clock signal frequency, when fine control is required.例文帳に追加

フィルタ／処理装置２１６は、平滑にされた誤差信号ＥＲＲ_ＰＴＳを検査し、粗い同期調節が必要であれば、音声フレームをスキップするかまたは繰り返すように音声復元装置２１２を調整し、細かい調節が必要であれば、音声時間軸２１５に制御信号を供給して、音声処理クロック信号の周波数を調節する。 - 特許庁

An AV amplifier (signal processing device) 100 includes a DSP 1 that performs predetermined processing on a digital audio signal inputted thereto, a D/C converter 2 that converts the digital audio signal into an analog audio signal, and a controller 4 that sets a clock frequency of the DSP 1 according to a predetermined sampling frequency at the time of turn-on.例文帳に追加

ＡＶアンプ（信号処理装置）１００は、入力されたデジタル音声信号に対して所定の処理を施すＤＳＰ１と、デジタル音声信号をアナログ音声信号に変換するＤ／Ａ変換部２と、電源投入時にＤＳＰ１のクロック周波数を所定のサンプリング周波数に応じた設定にする制御部４とを備えている。 - 特許庁

A PCR clock error embedder 108 advances or delays a PCR value by a specified very short time according to electronic watermark information such that the PCR value shifts e.g. by 100 clocks to the positive or negative side from an exact PCR value when the electronic watermark information take 1 or 0, respectively, and then embeds the watermark information in the PCR value.例文帳に追加

ＰＣＲクロック誤差埋め込み器１０８は、正確なＰＣＲ値に対して、電子透かし情報が１の場合には＋側へ、例えば１００クロック、０の場合には−側へ１００クロックというように、ＰＣＲ値を電子透かし情報に応じて所定の微少時間分だけ早めるか又は遅らすことにより電子透かし情報をＰＣＲ値に埋め込む。 - 特許庁