「a MOS」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The vertical signal line V1 is connected to a load MOS M51 via a common gate MOS M71 being a constant voltage means 3.例文帳に追加

垂直信号線V1は、定電圧手段３であるゲート接地MOS M71を介して負荷MOS M51に接続される。 - 特許庁

A MOS FET 6 is connected in the middle of a loss path 32.例文帳に追加

損失線路３２の途中にMOS FET６が接続される。 - 特許庁

The P-channel MOS transistor M4 is connected to the N-channel MOS transistor M5 in series via a current source Q11.例文帳に追加

PチャネルMOSトランジスタM4とNチャネルMOSトランジスタM5は、電流源Q11を介して直列に接続されている。 - 特許庁

Further, the source of an N-channel MOS transistor M5 is connected to the gate of a P-channel MOS transistor M7 in the push-pull circuit 15, and the P-channel MOS transistor M7 is driven by an output from the source of the N-channel MOS transistor M5.例文帳に追加

また、NチャネルMOSトランジスタM5のソースは、プッシュプル回路１５のPチャネルMOSトランジスタM7のゲートと接続され、NチャネルMOSトランジスタM5のソース出力によって、PチャネルMOSトランジスタM7が駆動される。 - 特許庁

A sense amplifier precharging circuit SPD is constituted of n type MOS transistors MN20, MN21, MN30, MN31, MN32 and Mn33 and the circuits are formed respectively in cross areas.例文帳に追加

センスアンププリチャージ回路SPDは、nチャネル型のMOSトランジスタMN20，MOSトランジスタMN21，MOSトランジスタMN30，MOSトランジスタMN31，MOSトランジスタMN32，及びMOSトランジスタMN33で構成されており、各々クロス領域に形成されている。 - 特許庁

A similar mesh dividing method is also used for a MOS interface 8.例文帳に追加

MOS界面に対しても、同様のメッシュ分割方法を用いる。 - 特許庁

In an output buffer circuit 31, the source of a P-channel MOS transistor M4 is connected to the gate of an N-channel MOS transistor M6 in a push-pull circuit 15, and the N-channel MOS transistor M6 is driven by an output from the source of the P-channel MOS transistor M4.例文帳に追加

出力バッファ回路３１において、PチャネルMOSトランジスタM4のソースは、プッシュプル回路１５のNチャネルMOSトランジスタM6のゲートと接続され、PチャネルMOSトランジスタM4のソース出力によって、NチャネルMOSトランジスタM6が駆動される。 - 特許庁

The leak current of a MOS transistor in a memory cell is reduced by controlling the potential of a source line ssl of a driving MOS transistor within a SRAM memory cell MC.例文帳に追加

SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁

Leakage current of a MOS transistor in a memory cell is reduced by controlling the potential of a source line ssl of a driving MOS transistor in an SRAM memory cell MC.例文帳に追加

SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁

In the amplifier circuit 10, the ground, a MOS transistor NN10, a MOS transistor NN11, a resistance load RA10 and a power supply voltage VDD are serially connected in the order, the bias circuit 12 supplies a bias voltage VR1 to the gate of the MOS transistor NN10 and supplies a second bias voltage VR2 to the gate of the MOS transistor NN11.例文帳に追加

増幅回路10では、接地と、MOSトランジスタNN10と、MOSトランジスタNN11と、抵抗性負荷RA10と、電源電圧VDDがこの順に直列接続され、バイアス回路12はMOSトランジスタNN10のゲートにバイアス電圧VR1が供給し、MOSトランジスタNN11のゲートに第２のバイアス電圧VR2が供給する。 - 特許庁

To provide dummy pattern design for reducing the performance drift of a MOS device caused by a difference of stress applied on the MOS device.例文帳に追加

MOSデバイスに加えられる応力の違いに起因するMOSデバイスの性能のドリフトを低減するダミーパターン設計を提供する。 - 特許庁

The sources of the amplification MOS M311, M312, M313 are connected to a vertical signal line V1.例文帳に追加

増幅MOS M311,M312,M313のソースは、垂直信号線V1に接続される。 - 特許庁

To prevent the gate control signal from fluctuating while the drive MOS transistor 3 cuts off, a switch 5 is added to a gate of the drive MOS transistor 3, and a switch 5 is turned on at a timing when the drive MOS transistor 3 is off.例文帳に追加

更に、駆動MOSトランジスタ３の遮断時にゲート制御信号が変動しないように、駆動MOSトランジスタ３のゲートにスイッチ５を追加し、駆動MOSトランジスタ３がオフするタイミングで、スイッチ５をオンさせる。 - 特許庁

The potential of a source line ssl of a driving MOS transistor in an SRAM memory cell MC is controlled so as to reduce the leakage current of MOS transistors in a memory cell.例文帳に追加

SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁

To provide a metal oxide semiconductor (MOS) transistor and a forming method thereof.例文帳に追加

金属酸化物半導体（MOS）トランジスタとその形成方法を提供する。 - 特許庁

The P-type MOS 22 and the N-type MOS 32 constitute a circuit A, and the P-type MOS 42 and the N-type MOS 52 constitute a circuit B.例文帳に追加

Ｐ型ＭＯＳ２２及びＮ型ＭＯＳ３２は、回路Ａを構成し、Ｐ型ＭＯＳ４２及びＮ型ＭＯＳ５２は回路Ｂを構成する。 - 特許庁

The first circuit includes a first type first MOS transistor, a second type first MOS transistor, and a first bipolar junction transistor.例文帳に追加

第一の回路は、第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含むようにする。 - 特許庁

The pre-charge drive circuits 51-5q are formed in a cross region, and constituted of (n) channel MOS transistors NM1 and (n) channel MOS transistors NM2.例文帳に追加

プリチャージドライブ回路51〜5qは、クロス領域に形成され、nチャネル型のMOSトランジスタNM1と、nチャネル型のMOSトランジスタNM2とで構成されている。 - 特許庁

To nearly equally perform overetching to a p-type MOS region and an n-type MOS region when gate electrodes are formed in a semiconductor device having a p-type MOS (p-channel MOS transistor) and an n-type MOS (n-channel MOS transistor).例文帳に追加

ｐＭＯＳ（ｐチャネルＭＯＳトランジスタ）とｎＭＯＳ（ｎチャネルＭＯＳトランジスタ）とを有する半導体装置で、ゲート電極形成時に、ｐＭＯＳ領域とｎＭＯＳ領域にほぼ同等のオーバーエッチングを施す。 - 特許庁

The sources of the load MOS M51 to M53 are connected to a common GND line 4 and the gates are connected to the gate of an input MOS M50 and also to a voltage input terminal 5.例文帳に追加

負荷MOS M51〜M53のソースは共通のGNDライン４に、ゲートは入力MOS M50のゲートに接続されると共に電圧入力端子５に接続される。 - 特許庁

Moreover, the source of the MOS transistor MN21 is connected to a power source line SAN (grounding line).例文帳に追加

また、MOSトランジスタMN21のソースが電源線SAN(接地線)と接続されている。 - 特許庁

To provide a light emitting element of MOS structure capable of continuous oscillation action.例文帳に追加

連続発振動作が可能なMOS構造の発光素子を提供する。 - 特許庁

To solve a problem in a conventional level shift circuit that a size of MOS transistors(TRs) employed for the level shift circuit is inevitably increased because the performance of the MOS TRs needs to be enhanced.例文帳に追加

従来のレベルシフト回路では、MOSトランジスタの能力差を作るために、レベルシフト回路に用いられるMOSトランジスタのサイズがどうしても大きくなる。 - 特許庁

A halo diffusion region 4 is provided to an MOS transistor 9 having a large threshold voltage, and halo implantation is omitted with respect to an MOS transistor 16 having a small threshold voltage.例文帳に追加

しきい値電圧の大きいMOSトランジスタ９にはハロー拡散領域４を設け、しきい値電圧の小さいMOSトランジスタ１６からはハローインプラを除く。 - 特許庁

The second circuit is constituted of a first type second MOS transistor, a second type second MOS transistor, resistor, and a second bipolar junction transistor.例文帳に追加

第二の回路を、第一の形式の第二のMOSトランジスタ、第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタから構成する。 - 特許庁

Between the voltage source and output terminal of the solid-state image pickup element, the junction of a reset switching MOS transistor and a select switching MOS transistor and the gate of a MOS transistor which is connected between the voltage source and a ground, and the source of which is connected to a photodiode, are connected in series.例文帳に追加

電圧源と出力端子間に直列にリセットスイッチ用のMOSトランジスタとセレクトスイッチ用のMOSトランジスタの接続点と、電圧源と接地間に接続されてソースがフォトダイオードと接続されたMOSトランジスタのゲートとを接続する。 - 特許庁

A field oxide film 5 and an MOS transistor 6 are formed in a surface of a silicon board 1.例文帳に追加

シリコン基板1表面には、フィールド酸化膜5およびMOSトランジスタ６が形成されている。 - 特許庁

To provide a resistance voltage-dividing type D/A converting circuit whose nonuniformity of MOS resistance value is eliminated.例文帳に追加

、MOS抵抗値の不均一性を無くした抵抗分圧型のD/A変換回路を実現する。 - 特許庁

A power MOS FET Q1, as the high side of a composite power MOS-FET PM which constitutes a DC-DC converter, is composed of a lateral MOS-FET, and a power MOS-FET Q2 as the low side of the composite power MOS-FET PM is composed of a vertical MOS-FET.例文帳に追加

ＤＣ−ＤＣコンバータを構成する複合パワーＭＯＳ・ＦＥＴ ＰＭのハイ側のパワーＭＯＳ・ＦＥＴＱ１を横型のＭＯＳ・ＦＥＴで構成し、ロウ側のパワーＭＯＳ・ＦＥＴＱ２を縦型のＭＯＳ・ＦＥＴで構成した。 - 特許庁

To provide a power-on power supply voltage detection circuit that reduces the temperature dependence of a threshold of p-type MOS transistors and variations in the thresholds of the p-type MOS transistors.例文帳に追加

ｐ型MOSトランジスタのしきい値の温度依存性及び、ｐ型MOSトランジスタのしきい値のばらつきを低減するパワーオン電源電位検知回路を提供する。 - 特許庁

In the first region AA, a P-type MOS 22, an N-type MOS 32 and a P-type MOS 42 are formed, and in the second region BB, an N-type MOS 52 is formed.例文帳に追加

第１領域ＡＡにはＰ型ＭＯＳ２２、Ｎ型ＭＯＳ３２、Ｐ型ＭＯＳ４２が形成され、第２領域ＢＢにはＮ型ＭＯＳ５２が形成される。 - 特許庁

This step-up switching regulator is arranged so that the ON resistance of a MOS transistor is large at power on, by inserting the MOS transistor between the power source of the step-up SW regulator and a coil.例文帳に追加

昇圧型SWレギュレータの電源とコイルの間にMOSトランジスタを挿入し、前記MOSトランジスタのON抵抗を電源投入時に大きくなるようにした。 - 特許庁

A drain of the MOS transistor M1 is connected to a source of the MOS transistor M2, and a source of the MOS transistor M3 is connected to a drain of the MOS transistor M4.例文帳に追加

ＭＯＳトランジスタＭ１のドレインとＭＯＳトランジスタＭ２のソースが接続され、ＭＯＳトランジスタＭ３のソースとＭＯＳトランジスタＭ４のドレインが接続されている。 - 特許庁

The MOS power transistor includes: a MOS transistor aggregate section 51 and a gate use aluminum wiring pattern 54.例文帳に追加

ＭＯＳトランジスタ集合部５１とゲート用アルミ配線パターン５４とを有する。 - 特許庁

To provide an LDD(lightly doped drain) MOS transistor for preventing the switching speed of a MOS transistor from decreasing, and a method for manufacturing the LDD MOS transistor.例文帳に追加

ＭＯＳトランジスタの切換速度を減少させないＬＤＤＭＯＳトランジスタ及びその製造方法に関する。 - 特許庁

To provide a method for manufacturing a MOS device at a low cost, which has a high breakdown voltage MOS transistor and a low breakdown voltage MOS transistor.例文帳に追加

高耐圧型のＭＯＳトランジスタと低耐圧型のＭＯＳトランジスタを有するＭＯＳデバイスを低コストで製造する方法を提供する。 - 特許庁

To provide a relatively simple method for manufacturing a strained channel MOS transistor.例文帳に追加

歪チャネルを有するMOS トランジスタを製造するための比較的簡単な方法を提供する。 - 特許庁

To make a MOS transistor compact without decreasing an ON current of the MOS transistor.例文帳に追加

ＭＯＳトランジスタのオン電流を低下させずにＭＯＳトランジスタを小型化する。 - 特許庁

To improve the performance of a p-type MOS transistor and an n-type MOS transistor.例文帳に追加

Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの性能を向上する。 - 特許庁

To provide a downsized MOS type semiconductor device suitable for a speed acceleration, a power consumption reduction, and a high integration of the MOS type semiconductor device, by effectively using a semiconductor material.例文帳に追加

本発明は、半導体材料を有効活用して、MOS型半導体装置を小型化し、高速化、低消費電力化、高集積化に適したMOS型半導体装置を提供する。 - 特許庁

A layer insulation film 7 is formed in a surface of the field oxide film 5 and a surface of the MOS transistor 6.例文帳に追加

フィールド酸化膜5およびMOSトランジスタ6表面には、層間絶縁膜7が形成されている。 - 特許庁

When an input terminal 100 is open, a P type MOS transistor 101 is turned on, an N type MOS transistor 104 is turned off, and an input of the complementary transistor circuit 105 is pulled up.例文帳に追加

入力端子100がオープン状態であるときP型MOSトランジスタ101はON、N型MOSトランジスタ104はOFFになり、相補型トランジスタ回路105の入力をプルアップする。 - 特許庁

The final stage source follower circuit includes a driver MOS transistor and a load MOS transistor, each of which includes a P-type MOS transistor.例文帳に追加

最終段のソースフォロワ回路は、それぞれがＰ型ＭＯＳトランジスタよりなるドライバＭＯＳトランジスタとロードＭＯＳトランジスタで構成する。 - 特許庁

The output terminal 103 is connected with a gate of the MOS transistor M1, a drain of the MOS transistor M2, a drain of the MOS transistor M3 and a gate of the MOS transistor M4.例文帳に追加

出力端子１０３には、ＭＯＳトランジスタＭ１のゲート、ＭＯＳトランジスタＭ２のドレイン、ＭＯＳトランジスタＭ３のドレイン、およびＭＯＳトランジスタＭ４のゲートが接続されている。 - 特許庁

M7, M8 and M9 are MOS transistors forming a second-stage source follower circuit; and M7 is a driving MOS transistor, M8 is a current source MOS transistor, and M9 is a MOS transistor for resistance.例文帳に追加

Ｍ７、Ｍ８、Ｍ９は３段目のソースフォロア回路を成すＭＯＳトランジスタであり、Ｍ７が駆動ＭＯＳトランジスタ、Ｍ８が電流源ＭＯＳトランジスタ、Ｍ９が抵抗用ＭＯＳトランジスタである。 - 特許庁