「adder-subtracter」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A dispersion coefficient detecting means is formed of a multiplier 13, an adder 14, registers 15, 16, a multiplier 17, the adder 18, the registers 19, 20, a multiplier 21 and a subtracter 22 to calculate a dispersion (dispersion coefficient).例文帳に追加

又、乗算器１３、加算器１4 、レジスタ１5 、１6 、乗算器１7 、加算器１8 、レジスタ１9 、２０、乗算器２１、減算器２２でばらつき係数検出手段を形成し、分散（ばらつき係数）を算出する。 - 特許庁

A subtracter 230 then calculates the difference between the output of the adder 250 and the quantized value of the output of the adder 250 to determine the quantization error, and a feedback computing section 240 filters the quantization error and outputs the result of the filtering to the adder 250.例文帳に追加

そして、減算器２３０が、加算器２５０の出力と、加算器２５０の出力の量子化値との差分を演算することにより、量子化誤差を求め、フィードバック演算部２４０が、量子化誤差をフィルタリングし、加算器２５０に出力する。 - 特許庁

The m+1-th integration of the wave detection output is performed by the adder 21, and the first wave detection output integrated for m-times is read from the RAM 20 and subtracted from the output of the adder 21 by a subtracter 22.例文帳に追加

加算器２１により検波出力のｍ＋１回目の積算が行われると共に、加算器２１およびレジスタ２３によりｍ回分積算された最初の検波出力がＲＡＭ２０から読み出され、減算器２２により加算器２１の出力から減算される。 - 特許庁

The inputs of the two latches 109 and 110 and the subtracter 116 and the adder 17 are connected through as selector 113, and the selector 113 is controlled according to the arithmetic result of the MAX instruction.例文帳に追加

２つのラッチ１０９，１１０と、減算器１１６および加算器１１７の入力はセレクタ１１３を介して接続し、セレクタ１１３はMAX命令の演算結果で制御される。 - 特許庁

A gradation correcting LUT 310 reads out the offset Vos1 corresponding to the gradation level based on the digital image signal Vi to output to an adder-subtracter circuit 320.例文帳に追加

階調補正用ＬＵＴ３１０はディジタル画像信号Ｖｉに基づいて、階調レベルに対応するオフセット分Ｖｏｓ１を読み出し加減算回路３２０に出力する。 - 特許庁

The adder-subtracter circuit 340 adds the offset Vos2 to the digital image signal Vs1 according to the polarity shown by the polarity designating signal INV and outputs a digital image signal Vs2.例文帳に追加

加減算回路３４０はディジタル画像信号Ｖｓ１にオフセット分Ｖｏｓ２を極性指定信号ＩＮＶが示す極性に応じて付加し、ディジタル画像信号Ｖｓ２を出力する。 - 特許庁

The adder-subtracter circuit 320 adds the offset Vos1 to the digital image signal Vi according to the polarity shown by the polarity designating signal INV and outputs a digital image signal Vs1.例文帳に追加

加減算回路３２０はディジタル画像信号Ｖｉにオフセット分Ｖｏｓ１を極性指定信号ＩＮＶが示す極性に応じて付加し、ディジタル画像信号Ｖｓ１を出力する。 - 特許庁

A feedback path inputs a signal adding an output w_2n of the band pass filters for cut that is an output of a subtracter 24c, and the output of the direct input as mentioned above in the adder 25.例文帳に追加

フィードバックパスは、加算器２５において、減算器２４ｃの出力であるこのカット用バンドパスフィルタ１の出力w_2nと上述した直接入力の出力とを加算した信号を入力する。 - 特許庁

According to the magnitude of a signal corresponding to the amount of reflected light from the image-forming position, either the subtracter 12 or 15 or the adder 13 or 16 is selected.例文帳に追加

前記結像位置からの反射光量に応じた信号の大きさに基づいて前記減算器１２又は１５、加算器１３又は１６のいずれかを選択する。 - 特許庁

To provide a MOS differential amplifier circuit having a subtracter/ adder function, which has a good linearity over a wide input voltage range and is formed on the semiconductor integrated circuit.例文帳に追加

半導体集積回路上に形成される、広い入力電圧範囲に渡り線形な減算・加算機能を持つＭＯＳ差動増幅回路を提供する。 - 特許庁

The distance values x, y are supplied to an adder 5 and a subtracter 6, a subtraction value is supplied to a multiplier 8 through an absolute value circuit 7 and multiplied by a value b' from a terminal 9.例文帳に追加

これらの距離値ｘ、ｙが加算器５及び減算器６に供給され、この減算値が絶対値回路７を通じて乗算器８に供給されて端子９からの値ｂ′が乗算される。 - 特許庁

In the image display method, subtraction from pixel data Din is performed and image data 12 is generated by expansion onto a memory 12 by providing a CPU 11 with a subtracter 11a and providing a display controller 41 with an adder 41b.例文帳に追加

画像表示方法は、ＣＰＵ１１に減算器１１ａを設け、表示コントローラ４１に加算器４１ｂを設けることで、ピクセルデータＤｉｎに対して減算を行い、メモリ１２上へ展開して画像データＤ１２を作成する。 - 特許庁

The sinusoidal wave computing unit 32 is provided with operators such as an adder-subtracter and a multiplier and generates a sinusoidal wave by determining terms of a Taylor expansion of a sinusoidal function by arithmetic operation.例文帳に追加

正弦波演算部３２は、加減算器や乗算器などの演算器を有しており、テーラー展開された正弦関数の各項を算術演算することによって正弦波を生成する。 - 特許庁

The operation circuit 330 for in-plane correction reads the offset Vos2 corresponding to the pixel position as the display position based on the position designating signal POS to output to an adder-subtracter circuit 340.例文帳に追加

面内補正用演算回路３３０は位置指定信号ＰＯＳに基づいて、表示位置である画素位置に対応するオフセット分Ｖｏｓ２を読み出し加減算回路３４０に出力する。 - 特許庁

The correction level adaptive control section 22 decreases the amplitude of a correction signal which is added to an image signal S3 by an adder 15 when an absolute value of the amplitude of the high frequency component acquired by the subtracter 13 becomes greater than a referent value.例文帳に追加

補正レベル適応制御部２２は、減算器１３で取得した高域周波数成分の振幅の絶対値が基準値を超えた場合に、加算器１５で映像信号Ｓ３に加算される補正信号の振幅を小さくする。 - 特許庁

To eliminate the bottleneck of performance owing to the low performance of division in an electronic computer low in the performance of a divider as compared to an adder/subtracter/multiplier.例文帳に追加

加減乗算器に比べて除算器の性能が低い電子計算機において、除算の性能が低いことによる性能のボトルネックを解消した電子計算機を提供する。 - 特許庁

A low order bit stored in registers R0 and X0 is added by an adder/subtracter ALU (arithmetic and logic unit), its result is stored in the register R0, and a carry is set in a C flag F1.例文帳に追加

レジスタＲ０，Ｘ０に格納された下位ビットが加減算器ＡＬＵで加算され、その結果がレジスタＲ０に格納され、桁上がりがＣフラグＦ１にセットされる。 - 特許庁

A subtracter 39 calculates vertical correlation according to vertical pixel information, a subtracter 40 calculates horizontal correlation according to horizontal pixel information, and a adder 41 adds a threshold K1, and then a comparator 42 outputs the vertical and horizontal correlation results as a signal C to a decision circuit 38.例文帳に追加

減算器３９は垂直方向の画素情報に基づいて垂直相関を算出し、減算器４０は水平方向の画素情報に基づいて水平相関を算出し、加算器４１によってしきい値Ｋ１を加算した後、比較器４２によって垂直、水平の相関結果を判別回路３８に信号Ｃとして出力する。 - 特許庁

A subtracter 116 for scaling metric and an adder 117 for calculating a scaling value and latches 109 and 110 for holding two data to be inputted to an arithmetic unit 108 for performing an MAX instruction are added to the arithmetic unit 108.例文帳に追加

MAX命令を実行する演算器１０８に、メトリックをスケーリングするための減算器１１６と、スケーリング値を算出する加算器１１７と、MAX命令を実行する演算器に入力される２つのデータを保持するラッチ１０９，１１０を付加する。 - 特許庁

When the start of panning operation is detected, offset from an offset changing circuit 106 is applied to the output of a high-pass filter (HPF) 15 indicating a shake amount of an imaging device by an adder-subtracter 108, thereby reducing the shake amount.例文帳に追加

パンニング動作が開始されたことが検出されると、撮像装置のブレ量を表す高域通過フィルタ（ＨＰＦ）１５の出力に対して加減算器１０８でオフセット変更回路１０６からのオフセットを適用し、ブレ量を削減する。 - 特許庁

Alternatively, a ΔΣ converter converts the three-phase current detection signal into time-sequence data in 1-bit for each phase, and a combination of the time-sequence data is subjected to a three-phase/two-phase conversion or a rotating coordinate operation by an adder/subtracter to detects a signal in which the PWM ripple component is suppressed.例文帳に追加

または、３相電流検出信号をΔΣ変調器で各相１ビットの時系列データに変換し、これら時系列データの組み合わせにより、加減算器を用いて３相／２相変換や回転座標演算によってＰＷＭリプル成分を抑制した検出をする。 - 特許庁

In the distance measurement device, the amplitude of sum signal 203 (S1+S2) output from an adder 105 and the amplitude of the difference signal 204 (S1-S2) output from a subtracter 106 form a standing wave having a variable of the distance from a reference point 8 to a prism 4.例文帳に追加

測距装置においては、加算器１０５から出力された和信号２０３（Ｓ１＋Ｓ２）の振幅値と減算器１０６から出力された差信号２０４（Ｓ１−Ｓ２）の振幅値とが、基準点８からプリズム４までの距離を変数とした定在波を形成している。 - 特許庁

In this arithmetic processor, a plurality of unit arithmetic circuits each having a first register 16, a second register 17, a first selector 18, a second selector 19, a third selector 20, a bit shifter 21, a subtracter 22, an adder 23 and an absolute value arithmetic operator are arranged.例文帳に追加

演算処理装置は、第１レジスタ１６、第２レジスタ１７、第１セレクタ１８、第２セレクタ１９、第３セレクタ２０、ビットシフタ２１、減算器２２、加算器２３、絶対値演算器を有する単位演算回路が複数個配列されて構成される。 - 特許庁

A voltage subtracter/adder of this invention is so constituted that the gates of transistors M1 and M2 constitute a pair of inputs and drains constitute a pair of subtraction outputs respectively, that addition output terminals are formed by commonly connecting the sources, and that the sum of the current flowing in the transistors M1 and M2 increase in proportion to an input differential voltage.例文帳に追加

本発明の電圧減算・加算回路は、トランジスタＭ１，Ｍ２のゲートが入力対を、ドレインが減算出力対をそれそれ構成し、ソースが共通接続されて加算出力端子を構成し、トランジスタＭ１，Ｍ２に流れる電流の和が入力差動電圧に比例して増加する。 - 特許庁

In a zone where the speed of a motor continues at a constant value and a zone where acceleration and deceleration are continued at a constant rate, the addition and subtraction of data, which are set at a ramp timer register 14 by an adder-subtracter 13, are repeated by only the repeat value 23 by using the ramp datum R2 having the second format, thus generating the ramp cycle.例文帳に追加

モータの速度が同じ値で連続する区間や、同じ割合で加減速を続ける区間においては、第２のフォーマットのランプデータＲ２を用い、加減算器１３でランプタイマレジスタ１４にセットされたデータの加減算をリピート値２３だけ繰り返してランプ周期を生成する。 - 特許庁

By comparing the power P(Σ) of signal Σ output from an adder 27 and the power P(X) of received signal X of an auxiliary antenna 29, the signal Δ as the output signal of a subtracter 28 or the received signal X of the auxiliary antenna 29 is selectively output according to the comparison result.例文帳に追加

加算器２７から出力された信号Σの電力Ｐ（Σ）と補助アンテナ２９の受信信号Ｘの電力Ｐ（Ｘ）とを比較し、その比較結果に応じて減算器２８の出力信号である信号Δ又は補助アンテナ２９の受信信号Ｘを選択して出力する。 - 特許庁

This optical disk reproducer uses a frame synchronous counter value address conversion decoder 202, a lower order ID address conversion decoder 203, an adder-subtracter 204, a higher order ID address conversion decoder 205 and an adder 206, and by converting the information read out of an optical disk medium into an absolute store address of a storage medium, the data having high capability of reproduction can be stored in the storage medium.例文帳に追加

フレーム同期カウンタ値アドレス変換デコーダ２０２、下位ＩＤアドレス変換デコーダ２０３、加減算器２０４、上位ＩＤアドレス変換デコーダ２０５、加算器２０６を用い、光ディスク媒体から読み取った情報を記憶媒体の絶対的な格納アドレスに変換することにより、再生能力の高いデータを記憶媒体に格納できる。 - 特許庁

When a large accident current flows, a deviation signal from a subtracter 16 and a signal from a system frequency detector 15 become tolerances or more in comparators 19, 21, 23, and 25, and signals of a function setter 17 and a function setter 28 are selected in switches 18 and 29 and transmitted to an adder 31.例文帳に追加

大きな事故電流が流れた場合には、減算器１６からの偏差信号及び系統周波数検出器１５からの信号とが比較器１９，２１，２３及び２５において許容値以上となり、スイッチ１８及び２９では関数設定器１７及び関数設定器２８の信号を選択し、加算器３１へ伝達する。 - 特許庁

Then when the light leak is decided, the microcomputer 12 switches a signal on which a black level is based from the signal of the normal OB pixel part to the signal of the dummy OB pixel part, and sends a correction signal for black level to an adder 6 and a subtracter 13 based upon the signal of the dummy OB pixel part to correct the black level.例文帳に追加

そして、マイコン１２は、光漏れと判定された場合に、黒レベルの基準となる信号を通常ＯＢ画素部の信号からダミーＯＢ画素部の信号に切り替え、ダミーＯＢ画素部の信号を基準として黒レベルの補正信号を加算器６および減算器１３へ送り、黒レベル補正を行う。 - 特許庁

In the organic EL display relating to this invention, a driving circuit integrates input data to each pixel constituting a display panel by an adder 4 for every pixel in the state of use; a minimum value detection circuit 7 detects the minimum value of the integrated value; and a subtracter 5 subtracts the minimum value from the integrated value of each pixel to calculate integrated difference data.例文帳に追加

本発明に係る有機ＥＬディスプレイにおいて、駆動回路は、使用状態にて、表示パネルを構成する各画素に対する入力データを加算器４によって画素毎に積算し、最小値検出回路７によって積算値の最小値を検出し、減算器５によって各画素の積算値から前記最小値を減算して積算差分データを算出する。 - 特許庁

In the N-digit addition and subtraction unit and the N-digit addition and subtraction module using it, an output pattern of results of addition and subtraction is predicted based on a relation between an augend and an addend on the basis of regurality of addition and subtraction of an adder-subtracter, particularly, thereby preventing borrowing and carrying from being propagated in modules having basic digits.例文帳に追加

本発明は、加減算器のうち特に加減算の規則性に基づき、被加減数と加減数の関係から加減算結果の出力パターンを予見し、基本となる桁数のモジュール内では桁借り、桁上げが伝搬しないＮ桁加減算器ユニット及びそれを用いたＮ桁加減算器モジュールを特徴とする。 - 特許庁