「bit error correcting」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The (m) pieces of n-bit-binary error correcting code words are transmitted as transmission data.例文帳に追加

ｍ個のｎビット２元誤り訂正符号語を、送信データとして送出する。 - 特許庁

A parity bit production part 110 produces an FEC parity bit from the transmission data for correcting an error.例文帳に追加

パリティビット作成部１１０は、送信データから誤り訂正のためのＦＥＣのパリティビットを作成する。 - 特許庁

In the error correction method, when reading data from a storage area, a bit error is detected using the error correcting code, and bit error information including information about a correct value and the location of the bit error detected in a bit error detection step is written into a predetermined alternative area.例文帳に追加

本発明によるエラー訂正方法は、記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行い、また、前記ビットエラー検出ステップにより検出されたビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込む。 - 特許庁

A message having (k) pieces of m-bit blocks is inputted and it is coded into (m) pieces of n (n>k)-bit binary error correcting code words.例文帳に追加

ｋ個のｍビットブロックのメッセージを入力して、ｍ個のｎ（ｎ＞ｋ）ビット２元誤り訂正符号語に符号化する。 - 特許庁

The reception device 3 receives, demodulates a bit stream corresponding to the converted representative code word (S7) and performs error correction on the bit stream using an error-correcting code (S8).例文帳に追加

受信装置３が、上記変換後の代表符号語に相当するビット系列を受信・復調し（Ｓ７）、該ビット系列に対し誤り訂正符号で誤り訂正を行う（Ｓ８）。 - 特許庁

To increase a probability that an error correction is successful even when the error correction can not be made so far since a bit error exceeding the error correcting capability of an FEC decoder occurs to a transmission line.例文帳に追加

ＦＥＣデコーダの誤り訂正能力以上のビットエラーが伝送路で発生し、いままで誤り訂正できなかった場合であっても、誤り訂正が成功する確率を高める。 - 特許庁

Data transmitted from a transmission node 1 are received by a reception node 1 and a bit error rate is measured by an error-correcting decoder 23.例文帳に追加

送信ノード１より送信されたデータは、受信ノード１により受信され、誤り訂正復号器２３でビットエラーレートが計測される。 - 特許庁

In the bit wash sequence, the real data of a dual port memory 11 are error-corrected by an error detecting and correcting circuit 15, and temporarily stored in a data access register 16, and a new check bit is generated in the error detecting and correcting circuit 15, and both the error-corrected data and the check bit are rewritten in the dual port memory 11.例文帳に追加

このビットウォッシュシーケンスでは、まずデュアルポートメモリ１１の実データを誤り検出訂正回路１５で誤り訂正した上でデータアクセスレジスタ１６へと一旦格納した後に、誤り検出訂正回路１５で新たなチェックビットを発生して、そのチェックビットとともに、デュアルポートメモリ１１に再書き込みする。 - 特許庁

To provide an error correction decoding method and device capable of correcting a burst error by detecting the burst error in order from the head bit of a receiving bit and using a syndrome for random error correction.例文帳に追加

受信ビットの先頭ビットから順にバースト誤りの検出ができるようにし、また、ランダム誤り訂正のためのシンドロームを用いてバースト誤り訂正ができるようにした誤り訂正復号方法および装置を提供する。 - 特許庁

To provide an error correction apparatus capable of easily correcting the 2-bit errors of a nonvolatile memory.例文帳に追加

不揮発性メモリの２ビット誤り訂正を容易に行なうことが可能な誤り訂正装置を提供すること。 - 特許庁

To provide a transmitting device and a receiving device which can provide with higher error correcting capability without installing a parameterized bit-to-symbol mapping device.例文帳に追加

パラメータ化されたビット・ツー・シンボルマッピング装置を持つことなく、より高い誤り訂正能力を有すること。 - 特許庁

To obtain a triple redundancy error correcting circuit which has smaller circuit scale than before and can detect a bit error even if a plurality of bit errors occur in the same system.例文帳に追加

従来よりも回路規模を縮小し、かつ同一系統内で偶数個のビット誤りが発生した場合にもビット誤りの検出が行える３重冗長誤り訂正回路を得る。 - 特許庁

These message and value are coded into 2m pieces of n-bit two dimensional error correcting code languages by an (n, k) two dimensional coder having a BCH code.例文帳に追加

ＢＣＨ符号などの（ｎ，ｋ）２元符号器で、２ｍ個のｎビット２元誤り訂正符号語に符号化する。 - 特許庁

Also, simultaneously, an internal error I/O address signal specifying an address of an error bit of data before correcting an error is generated based on the syndrome signal and outputted to the outside.例文帳に追加

また、同時に、上記シンドローム信号に基づいて、エラー訂正前のデータのエラービットの番地を特定する内部エラーＩ／Ｏ番地信号を生成して外部に出力するようにしている。 - 特許庁

To obtain a code error correcting method which can secure a bit error rate and an undetected error rate, can realize a code rate being equal to or more than a fixed level and is easy to understand and whose correction processing is easy.例文帳に追加

ビットエラー率、見逃し誤り率の確保が可能で、一定以上の符号化率が実現できる、分かりやすく、訂正処理の容易な符号誤り訂正方法を得る。 - 特許庁

The error correcting means performs the error eraser correction to the information data symbols by using the position of the information data symbol with which the eraser flag bit is set at a prescribed value as the error position.例文帳に追加

エラー訂正手段は、イレイザフラグビットが所定値に設定された情報データシンボルの位置をエラー位置として使用して、情報データシンボルに対するエラーイレイザ訂正を行う。 - 特許庁

Thus, the triple redundancy error correcting circuit is obtained which has smaller circuit scale than before and can detect a bit error even if a plurality of bit errors occur in the same system.例文帳に追加

従来よりも回路規模を縮小し、かつ同一系統内で偶数個のビット誤りが発生した場合にもビット誤りの検出が行える３重冗長誤り訂正回路を得ることができる。 - 特許庁

No error correction function for correcting the pattern of bit error is required in the check data to reduce the number of bits of the check data C.例文帳に追加

この結果、上記パターンのビットエラーを訂正するためのエラー訂正機能をチェックデータに組み込まなくとも良くなるので、チェックデータＣのビット数を少なくすることができる。 - 特許庁

To reduce error rate to a minimum by performing an equalization detection processing to follow change of pre-equalization characteristics and further correcting as bit error even when the pre-equalization characteristics are changed.例文帳に追加

プリ等化特性が変化したときでもそれに追従した等化検出処理を行い、更にビットエラー訂正を行なうことによりエラーレートを最低値に低減させる。 - 特許庁

An error correction circuit 180 allows the timing of the uncorrected encoded signal to coincide with that of the error correcting pulse, corrects the uncorrected encoded signal by inverting an error bit in the uncorrected decoded signal by the error correcting pulse and generates a corrected decoded signal.例文帳に追加

誤り訂正回路１８０は、訂正前復号信号と誤り訂正パルスのタイミングを一致させた上で誤り訂正パルスによって訂正前復号信号中の誤りビットを反転させることにより、訂正前復号信号を訂正して訂正後復号信号を生成する。 - 特許庁

METHOD AND DEVICE FOR GENERATING PARITY INSPECTION MATRIX, METHOD FOR CORRECTING CODED BIT STRING BY USING ERROR DETECTION CODE, COMPUTER PROGRAM, DEVICE FOR DETECTING ERROR STIPULATED BEFOREHAND AND DEVICE FOR CODING BIT STRING例文帳に追加

パリティ検査行列を発生する方法および装置、エラー検出コードを用いてコード化ビット列を訂正する方法、コンピュータプログラム、予め規定されたエラーを検出するための装置、ならびにビット列をコード化するための装置 - 特許庁

To provide an error detection and correction method capable of detecting and correcting error on two-dimensional codes used for a hologram memory recording and reproducing apparatus by means of a parity bit.例文帳に追加

ホログラムメモリ記録再生装置で用いられる２次元符号に対してパリティビットによる誤りの検出及び訂正を行うことのできる誤り検出及び訂正方法を提供する。 - 特許庁

An exclusive slot or an exclusive signal line for transferring an error correcting redundant bit is connected between the controller 100 and the storage element 200 as an interface.例文帳に追加

コントローラ１００と記憶素子２００との間のインタフェースに、誤り訂正用の冗長ビットを転送する専用スロットまたは専用信号線を設ける。 - 特許庁

Bit width to be rounded off at the time of division is inputted to a comparing value generation circuit 108, which generates a signal for correcting an error generated at the time of the division.例文帳に追加

また、この除算の際に切捨てられるビット幅を比較値発生回路１０８に入力し、除算の際の誤差を補正する信号を発生する。 - 特許庁

The error-correcting code is defined by a parity check matrix in which columns represent variable bits and rows represent parity bit, and represented as a bipartite graph having two parts.例文帳に追加

誤り訂正符号は、列が変数ビットを表わし、行がパリティビットを表わすパリティ検査行列によって定義し、２部グラフとして表わされる。 - 特許庁

The terminal with a digital broadcast reception function is provided with an error rate detection unit 310 for detecting a bit error rate and a packet error rate before and after a decoder (FEC decoder) capable of correcting the error of a received signal and displays the reception sensitivity according to the result of the detection.例文帳に追加

デジタル放送受信機能を有する端末機において、受信信号のエラーを訂正可能なデコーダ（ＦＥＣデコーダ）前後のビットエラー率及びパケットエラー率を検出するエラー率検出部３１０を設け、その検出結果に従い受信感度を表示する。 - 特許庁

An error code correcting system consisting of 64 bits data bit and 9 bits check bit with respect to a memory array ARY such as a DRAM is introduced, for instance, and an error correction code circuit ECC according to the above arrangement is disposed adjacent to a sense amplifier column SAA.例文帳に追加

例えば、ＤＲＡＭなどのメモリアレイＡＲＹに対して、６４ビットのデータビットと９ビットのチェックビットからなる誤り符号訂正方式を導入し、これに伴う誤り訂正符号回路ＥＣＣをセンスアンプ列ＳＡＡに隣接して配置する。 - 特許庁

To provide a parallel system scrambler circuit having functions for coping with change of an operational function, correcting a bit error occurrence due to a failure and generating a pseudo error by realizing the diversification of a relational expression.例文帳に追加

関係式の多様化を実現することで、演算関数の変更への対応、故障によるビットエラーの発生の修正、疑似エラー発生機能を有する並列方式のスクランブラ回路を提供する。 - 特許庁

The error correction circuit 26 detects an error position in the code word and generates error detection data indicating the error position by applying error correction processing to the sequence of the code word read from the memory cell of cross regions of the selected word line and bit line out of memory cells CL through the bit line, and generates error correction data by correcting information bits at the detected error position.例文帳に追加

誤り訂正回路２６は、メモリセルＣＬのうち選択されたワード線およびビット線の交差領域のメモリセルからビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する。 - 特許庁

The (m) pieces of n-bit binary error correcting code words and a hash value having (n) pieces of m-bit blocks proir to one unit time which is outputted from a multiple Davies-Mayer hash function unit are made to be inputs and a hash value having (n) pieces of m-bit blocks is outputted.例文帳に追加

ｍ個のｎビット２元誤り訂正符号語と、多重デービス−マイヤのハッシュ関数器から出力された１単位時間前のｎ個のｍビットブロックのハッシュ値とを入力とし、ｎ個のｍビットブロックのハッシュ値を出力する。 - 特許庁

The controller has a first parity generator for generating the horizontal parity bits, a second parity generator for generating the vertical parity bits, a horizontal error bit identification part for using the horizontal parity bits, a vertical error bit identification part for using the vertical parity bits, and a bit correction part for correcting the storage data in response to signals from the horizontal/vertical error bit identification parts.例文帳に追加

上記コントローラは、上記水平パリティビットを生成する第１パリティ生成器と、上記垂直パリティビットを生成する第２パリティ生成器と、上記水平パリティビットを用いる水平方向誤りビット特定部と、上記垂直パリティビットを用いる垂直方向誤りビット特定部と、上記水平／垂直方向誤りビット特定部からの信号により上記記憶データの訂正を行うビット訂正部とを有する。 - 特許庁

The communication quality of a radio communication route is dynamically measured from the bit error rate during communication and compared with the relation of a previously calculated bit error rate every used packet type with the transmission rate, thereby automatically selecting packets having an optimum length and an error correcting ability in accordance with the present communication quality.例文帳に追加

本発明は無線通信経路の通信品質をビットエラー率により通信中に動的に測定し、あらかじめ算出しておいた使用パケット種類毎のビットエラー率と通信速度の関係と比較することにより、現在の通信品質に合わせた最適な長さ、誤り訂正能力を持つパケットを自動的に選択する。 - 特許庁

To provide an encoding method for providing a code string capable of uniquely correcting an error which does not satisfy d restriction by one-bit shift and detecting also a bit strip by using the regularity of the position of a minimum run length d.例文帳に追加

１ビットシフトによりｄ制約を満たさない誤りを一意に訂正でき、また、最小ランレングスｄの位置の規則性を用いてビットスリップの検出も可能な符号列を得る符号化方法を提供する。 - 特許庁

To generate a two-dimensional code for correcting a reading error generated by bursting without requiring complicated and heavy processing so as to shuffle a bit string.例文帳に追加

ビット列をシャフリングする等の複雑かつ負荷の大きい処理を必要とせずに、バースト的に発生した読み取り誤りを訂正できる二次元コードを生成する。 - 特許庁

Then, the bit error rate is corrected by correcting means (11, 12 and 13) based on the measurement sample number of the path selected by the circuit 10 and a total sample number.例文帳に追加

そして、上記パス選択回路１０により選択されたパスの測定サンプル数と全サンプル数に基づいて補正手段(１１,１２,１３)によりビットエラーレートを補正する。 - 特許庁

By correcting bit values detected from the corrected differential metrics, bit detection eliminating nonlinear components such as signal asymmetry is carried out, and a jitter index correlated with a bit error rate is calculated by using the corrected differential metrics.例文帳に追加

そして補正された差動メトリックから検出されたビット値を修正することで、信号のアシンメトリなどの非線形成分を除去したビット検出がなされるようにし、また補正された差動メトリックを用いてビットエラーレートと相関のあるジッタ指標を算出する。 - 特許庁

An error detection circuit 160 compares a code series outputted from the encoder 140 with the received code series, detects a syndrome, specifies a bit position generating an error on the basis of the pattern of the syndrome, and outputs an error correcting pulse.例文帳に追加

誤り検出回路１６０は、再畳み込み符号器１４０から出力される符号系列と受信された符号系列とを比較して、シンドロームを検出し、そのシンドロームのパターンに基づいて誤りが生じているビット位置を特定し、誤り訂正パルスを出力する。 - 特許庁

To correct bit errors generated in communication data in a communication path, by error correcting codes capable of correcting incorrect bits equal in number to that of the incorrect bits, in a communications system in which modulation processing of performing differential coding is adopted.例文帳に追加

差動符号化を行う変調処理を採用する通信システムにおいて、通信経路で生じた通信データのビット誤りを、誤りビット数と同数の誤りビットの訂正が可能な誤り訂正符号によって訂正すること。 - 特許庁

This data error correcting method is used in the full response channel system, obtains a read signal from recording media and also converts the read signal into bit data, and the bit data are recorded on the recording media such as a DVD disk in an NRZI format.例文帳に追加

本発明のデータエラー訂正方法は、フルレスポンスチャネルシステム中に使用され、記録メディア上から読取信号を得るとともに、この読取信号をビットデータにコンバートし、ビットデータはNRZIフォーマットにて、DVDディスクなど前記記録メディアに記録される。 - 特許庁

To improve bit error rate and to secure a skew margin by correcting channel bit data, when there are data not satisfying conditions, with respect to a minimum consecutive length and a maximum consecutive length of the same symbol in the channel bit data obtained thruough binarizing the signals read from a recording medium.例文帳に追加

記録媒体から読み出した信号を２値化して得たチャネルビットデータ中に、同一シンボルの最小連続長，最大連続長の条件を満足しない箇所がある場合は、チャネルビットデータに補正を施すことで、ビットエラーレートを改善し、また、スキューマージンを確保する。 - 特許庁

The event error correcting unit carries out bit-flipping (refer to (d)) of the data within a merge section (continuous events) in the decoded data string when the error-corrected portion in the acquired and decoded data string is in an event information string (c).例文帳に追加

そして、イベント誤り訂正器は、取得した復号データ列内の誤り訂正箇所が、イベント情報列（（ｃ）参照）内にある場合には、復号データ列内のデータをマージ区間内（連続イベント）についてビットフリップする（（ｄ）参照）。 - 特許庁

As the error detecting and correcting capability of each block, parity bits are assigned by one bit to each block and a parity area integrating the parity bits is disposed to the heading part of the data sector.例文帳に追加

そして、各ブロックの誤り検出訂正能力として、パリティビットを各ブロックに対して１ビットずつ割り当て、パリティビットを統合したパリティ部をデータセクタの先頭に配置する。 - 特許庁

A coherency code including multiple bits of logical 0 and multiple bits of logical 1 are written together with ECC encoded data for correcting a bit error, into a page in a flash memory.例文帳に追加

ビットエラーを訂正するためのＥＣＣに符号化されたデータと共に、論理値０のビットと論理値１のビットの双方を複数ビットずつ含む整合性符号をフラッシュメモリ内のページに書き込む。 - 特許庁

To provide a transmission device and a broken link recovery method, for restoring a broken link of a chain memory by correcting a bit error in a pointer connecting a plurality of segments.例文帳に追加

複数のセグメント間を連結するポインタに生じたビットエラーを正しい値に復元し、チェーンメモリーのリンク切れを修復することができる伝送装置及びリンク切れ修復方法を提供する。 - 特許庁

At the time of detecting the BIC, by recognizing the deviation from the original position of the BIC and correcting the head of block data to be delivered to an error correction part 13, the bit synchronization deviation is corrected.例文帳に追加

ＢＩＣを検出すると、本来のＢＩＣの位置からのずれを認識し、エラー訂正部１３へ受け渡すブロックデータの先頭を修正することで、ビット同期ずれを補正する。 - 特許庁