「bit sequence」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Only the final result (answer bit sequence) of the generated bit sequence is sent back to the host microprocessor 11 through a host interface part and the authenticity judging circuit interface part 12.例文帳に追加

生成されたビット列は最終的な結果（応答ビット列）のみをホストインタフェース部２２、真偽判定回路インタフェース部１２を通してホストマイクロプロセッサ１１に送り返す。 - 特許庁

A carry-in bit input to each adder is combined with the pseudo-noise sequence bits.例文帳に追加

加算器のキャリーインビット入力は、前記擬似ノイズシーケンスビットのビットと結合される。 - 特許庁

A decoder 200 decodes the run-length-coded data into a binary bit sequence.例文帳に追加

復号装置２００は、ランレングス符号化されたデータを２値のビット列に復号する。 - 特許庁

A certain mobile device demultiplexes information data transmitted from another mobile device and the information data of the certain mobile device per bit, and generates first bit sequence to n-bit sequence consisting of n-sets of bit sequences formed by combining the information data so as to be the same bit digits.例文帳に追加

１の移動体が、他の移動体から送信された情報データ及びこの１の移動体が有する情報データの各々をビット毎に分離し、夫々を同一ビット桁同士で組み合わせたビット系列のｎ個からなる第１ビット系列〜第ｎビット系列を生成する。 - 特許庁

A CRC calculation unit 104 performs error detection encoding to calculate CRC bits to an information bit sequence, a selection/multiplexing unit 105 adds the CRC bits to the information bit sequence to generate a transmission bit sequence, and a convolution encoding unit 106 uses a tail-biting convolution encoding method with constraint length ν to encode the transmission bit sequence.例文帳に追加

ＣＲＣ計算部１０４は、誤り検出符号化を行って、情報ビット系列に対するＣＲＣビットを計算し、選択・多重部１０５は、ＣＲＣビットを情報ビット系列に付加して、送信ビット系列を生成し、畳み込み符号化部１０６は、拘束長νのテイルバイティング畳み込み符号化方式を用いて、送信ビット系列を符号化する。 - 特許庁

To provide self-synchronizing techniques for checking the accuracy of a pseudorandom bit sequence (PRBS).例文帳に追加

擬似ランダム・ビット・シーケンス（ＰＲＢＳ）の確度を検査する自己同期技術を提供する。 - 特許庁

METHOD AND CIRCUIT STRUCTURE FOR RESTORING BIT SEQUENCE COMPRISING QPSK OR QAM SYMBOL例文帳に追加

ＱＰＳＫまたはＱＡＭシンボルからなるビットシーケンスを復元する方法および回路構造 - 特許庁

When the data are "0", "1" is set to the bit 0 of the random number sequence change register 204.例文帳に追加

データが「０」であったときは、乱数列変更レジスタ２０４のビット０に「１」を設定する。 - 特許庁

An interleave setting unit 6 designates an output sequence of the obtained coded data of each bit plane.例文帳に追加

得られる各ビットプレーン符号化データの出力順をインタリーブ設定器６で指定する。 - 特許庁

Then, the processing part 5 changes the array sequence of the partial bit columns PC_0 to PC1_7 at random, and obtains a new command bit column C2.例文帳に追加

次に、処理部５は、部分ビット列ＰＣ１_０〜ＰＣ１_７の配列順序をランダムに変更して、新たなコマンドビット列Ｃ２を得る。 - 特許庁

Here, the selection/multiplexing unit arranges the CRC bits at a bit position preceding by (ν-1) bits from the tail of the transmission bit sequence.例文帳に追加

ここで、選択・多重部は、送信ビット系列の最後尾から、（ν−１）ビットよりも前のビット位置にＣＲＣビットを配置する。 - 特許庁

The additional memory component is constituted to display an encoded bit showing whether the logical state of each data bit in the bit sequence is inverted or not.例文帳に追加

前記追加のメモリ・コンポーネントは、前記ビット・シーケンス内の各データ・ビットの論理状態が反転されているかどうかを示すエンコード・ビットを表すように構成されている。 - 特許庁

Then, the processing part 9 changes the array sequence of the partial bit columns PC1_0 to PC1_7 configuring the command bit column C2 so that the original command bit column C1 can be restored.例文帳に追加

そして、処理部９は、元のコマンドビット列Ｃ１が復元されるように、コマンドビット列Ｃ２を構成する部分ビット列ＰＣ１_０〜ＰＣ１_７の配列順序を変更する。 - 特許庁

An overhead bit for preventing confusion with an error control sequence 113 and a flag sequence is eliminated from a transmission bit row 110 based on predetermined data transmission procedures, a start bit row 122 and a stop bit row 123 are added, and the data are transmitted between modulating and demodulating apparatuses.例文帳に追加

所定のデータ伝送手順に基づく伝送ビット列１１０から誤り制御シーケンス１１３やフラグシーケンスとの混同を防ぐための付加ビットを除去し、開始ビット列１２２、終了ビット列１２３を付加して変復調装置間を伝送する。 - 特許庁

An error correction code is generated from data after reference bit insertion to which a known reference bit is inserted into an information bit sequence consisting of a plurality of information bits, and coded data are generated by adding the error correction code to the information bit sequence.例文帳に追加

複数の情報ビットからなる情報ビット系列に既知の参照ビットを挿入した参照ビット挿入後データから誤り訂正符号を生成し、前記情報ビット系列に前記誤り訂正符号を付加することによって符号化データが生成される。 - 特許庁

In the method for determining the minimum number of bits for repeat factor by reading a bit sequence, the bit sequence is encoded by using the variable minimum number of bits and the repeat factor.例文帳に追加

ビット・シーケンスを読み取り反復因数用のビットの最小数を決定す方法でビットの最小数が可変、および反復因数を使用してビット・シーケンスを符号化することを含む。 - 特許庁

At a frame division section 103, the interleaved data bit sequence is divided into units of frame, and then puncturing or repetition of the bit sequence in the divided frame is carried out at a rate matching section 104.例文帳に追加

フレーム分割部１０３で、そのインタリーブされたデータビット列をフレーム単位に分割し、レートマッチング部１０４で、その分割されたフレームのビット列のパンクチャリング又はリピティションを行う。 - 特許庁

To adopt a bit pattern sequence which suits the application of an algorithm for improvement of threshold voltage distribution, and a bit pattern sequence which suits the embodiment of uniform error probability distribution/reading latency.例文帳に追加

閾値電圧分布の改善のためのアルゴリズムの適用に適合するビットパターン順序と均一のエラー確率分布／読み出しレイテンシの具現に適合するビットパターン順序とを採用する。 - 特許庁

The input color image is read at header information by a header information reading means 11, and then permutated to a predetermined bit sequence by the operation of a bit sequence aligning means 12.例文帳に追加

入力されたカラー画像は、ヘッダ情報読取手段１１でヘッダ情報が読み取られた後、ビット列整列手段１２の作動により、所定のビット列に並び替えられる。 - 特許庁

An authenticity information process part 13 receives a bit sequence (question bit sequence) sent out of a host microprocessor 11 on the side of a device main body 6 through an authenticity judging circuit interface part 12.例文帳に追加

真偽情報処理部１３は、装置本体６側のホストマイクロプロセッサ１１から真偽判定回路インタフェース部１２を介して送出されるビット列（質問ビット列）を受信する。 - 特許庁

A memory system includes: a controller so configured as to convert data on the basis of a first bit pattern sequence; and a nonvolatile memory device so constituted as to program the converted data by a program method corresponding to the first bit pattern sequence and to read data by a reading method corresponding to a second bit pattern sequence different from the first bit pattern sequence.例文帳に追加

メモリシステムは第１ビットパターン順序に基づいてデータを変換するように構成された制御器と、そして第１ビットパターン順序に対応するプログラム方法によって変換されたデータをプログラムするように、そして第１ビットパターン順序と異なる第２ビットパターン順序に対応する読み出し方法によってデータを読み出すように構成された不揮発性メモリ装置を含む。 - 特許庁

A transmission bit sequence is input from an input terminal 1 to a serial/parallel converter 2, and divided into bit sequences for the number of transmission streams.例文帳に追加

送信ビット系列が入力端子１からシリアル・パラレル変換器２へ入力され，送信ストリーム数分のビット系列に分けられる。 - 特許庁

The bit scrambler scrambles the bit sequences to generate scrambled bit streams when in the transmit mode, and descrambles the log-likelihood ratio sequences by a real-valued descrambling sequence when operating in the receive mode, to remove the scrambling sequence.例文帳に追加

ビットスクランブラーは、ビットシーケンスをスクランブルし、送信モードのときにスクランブルされたビットストリームを発生し、受信モードで動作しているとき、実数値のデスクランブリングシーケンスにより対数−尤度比シーケンスをデスクランブルし、スクランブリングシーケンスを除去する。 - 特許庁

In this case, the test response analysis circuit, preferably, prepares bit sequence signal.例文帳に追加

この場合において、テスト応答解析回路は、ビットシーケンス信号の作成を行うことが好ましい。 - 特許庁

If set to On, readline will display characters with the eighth bit set directly rather than as a meta-prefixed escape sequence. 例文帳に追加

output\\-meta (Off)On が設定されていると、readline は 8 番目のビットが立っている文字を直接表示します。 - JM

A transmitting side apparatus transmits, to the Internet 2, UDP packets to which a sequence number corresponding to the sequence of the packets in the bit stream is added.例文帳に追加

送信側装置は、ビットストリーム中のパケットの順序に対応したシーケンス番号を付加したＵＤＰパケットをインターネット２へ送信する。 - 特許庁

A register 400 of this device outputs, as a parallel M-sequence generator, the same bit stream as a serial M-sequence generator provided with the same chip length.例文帳に追加

同じチップ長を持つ直列Ｍ−シーケンス発生器と同一のビット・ストリームを出力する並列Ｍ−シーケンス発生器（４００）を開示した。 - 特許庁

A detection system 60 correlates a bit sequence in a signal from an FFE or DFE processor 12, 14 with a predetermined correlation value sequence.例文帳に追加

検出システム６０は、ＦＦＥ又はＤＦＥプロセッサ１２、１４からの信号におけるビット・シーケンスを所定の相関値シーケンスと相関付ける。 - 特許庁

To efficiently insert a null packet in reproducing a packet sequence, e.g. a transport stream from a bit sequence which is subjected to OFDM modulation.例文帳に追加

ＯＦＤＭ復調されたビット系列から、例えばトランスポートストリーム等のパケット系列を再生する際に、効率よくヌルパケットの挿入をする。 - 特許庁

To prevent a decoder side from being incapable of carrying out decoding because the decoder side cannot accurately detect a frame synchronizing signal due to an interference between codes in the case of obtaining a transmission bit sequence by inserting a particular bit pattern equivalent to the frame synchronizing signal to a code bit sequence resulting from coding an information bit sequence with a concatenated convolutional code by each frame.例文帳に追加

情報ビット系列を連接畳み込み符号によってフレーム毎に符号化した符号ビット系列に対し、フレーム同期信号に相当する特定ビットパタンを挿入して伝送ビット系列を得る場合に、復号側で符号間干渉によってフレーム同期信号を正確に検出できず、復号不能になることを防止する。 - 特許庁

When this parity bit sequence does not correspond to the form according to the request of the recording and reproduction system, a new parity bit sequence for error correction is generated by adding the dummy symbol of other pattern to the digital information sequence after conversion processing.例文帳に追加

また、このパリティビット系列が記録再生系の要求に応じた形態に対応していない場合、変調処理後のデジタル情報系列に他のパターンのダミーシンボルを付加して、新たな誤り訂正用のパリティビット系列を生成させる。 - 特許庁

A data converting section 14 converts transmission data '1' into a bit sequence '000111' or '111000' and transmission data '0' into a bit sequence '110011' or '001100', and sets conversion results in a shift register 16.例文帳に追加

データ変換処理部１４は送信データ“１”をビット列“０００１１１”又は“１１１０００”に、送信データ“０”を“１１００１１”又は“００１１００”に変換し、この変換結果をシフトレジスタ１６にセットする。 - 特許庁

The 28-bit length M-sequence cyclic code generator 103 generates seed values to each of 28-bit length M-sequence cyclic code generators 104-108, and performs cyclic code generating operation.例文帳に追加

２８ビット長Ｍ系列巡回符号生成器１０３は、２８ビット長Ｍ系列巡回符号生成器１０４〜１０８のそれぞれに対するシード値を生成し、また巡回符号生成動作を行う。 - 特許庁

The data converter 100 converts a bit sequence constituting the selected compression target data into the bit sequence in which all the bits are the same value when it is determined that the selected compression target data can be thinned out by a conversion unit 205.例文帳に追加

データ変換装置１００は、変換部２０５によって、間引き可能と判断された場合、選択された圧縮対象データを構成するビット列を全ビットが同一の値のビット列に変換する。 - 特許庁

The deformation matrix H_G satisfies a submatrix D corresponding to the information bit sequence being a zero matrix, and a submatrix B corresponding to a part of the parity bit sequence is a unit matrix.例文帳に追加

変形行列Ｈ_Ｇにおいて、情報ビット系列に対応するサブ行列Ｄはゼロ行列であることを満たし、パリティビット系列の一部に対応するサブ行列Ｂは単位行列であることを満たす。 - 特許庁

The digital information sequence is processed by transformation into the form according to the request from the recording and reproducing system, a dummy bit is added thereto and further the parity bit sequence for error correction is added.例文帳に追加

デジタル情報系列に対して、記録再生系の要求に応じた形態に変換するための変調処理を施し、ダミービットを付加し、さらに、誤り訂正用のパリティビット系列を付加する。 - 特許庁

The first sequence alteration part 30, in the case of a bit stream of PNG, alters the order of the sequence of the 8 bits reversely, and in the case of a bit stream of JPEG, outputs them as they are.例文帳に追加

第１の配列変更部３０は、ＰＮＧのビットストリームの場合には、この８ビットの配列順を逆順に変更する一方、ＪＰＥＧのビットストリームの場合には、そのまま出力する。 - 特許庁

An IFFT section 104 respectively assigns a systematic bit sequence and the parity bit sequence to segments according to an instruction of a segment assigning section 112 and applies IFFT processing to the segments to generate a multicarrier signal.例文帳に追加

ＩＦＦＴ部１０４は、セグメント割当部１１２の指示に従って、システマチックビット系列およびパリティビット系列をそれぞれセグメントに割り当て、ＩＦＦＴ処理を施してマルチキャリア信号を生成する。 - 特許庁

The stream structural table 7 includes decoding sequence as counts of a decoding sequence counter, and the stream structure analysis circuit 8 generates automatically the decoding sequence based on frame addresses in a bit stream storage memory 3 arranged in the decoding sequence.例文帳に追加

ストリーム構造表７は、復号順番を復号順カウンタ８２の値として含むが、復号順番は、ストリーム構造解析回路８が、復号順に並んだビット列記憶メモリ３内のフレームの位置に基づいて自動生成する。 - 特許庁

After reception, the error control sequence 132 is calculated again and added, the overhead bit and the flag sequence are inserted to perform data conversion into the predetermined data transmission control procedures.例文帳に追加

受信後には再度誤り制御シーケンス１３２を算出して付加し、付加ビット及びフラグシーケンスを挿入して所定のデータ伝送手順にデータ変換する。 - 特許庁

Thereafter, each element of the produced media data sequence is used for an AL-SDU, and the media data sequence is subjected to AL-PDU processing, MUX-SDU processing, and MUX-PDU processing in the order of reproduction to produce an H.223 bit stream (5).例文帳に追加

以後、生成されたメディアデータ列の各要素をAL-SDUとして、再生順にAL-PDU化、MUX-SDU化、MUX-PDU化を行うことでH.223ビットストリームを生成する(5)。 - 特許庁

An encoding sequence output part 107 outputs the frame encoding sequence corresponding to the selected encoding block length information and the bit rate information.例文帳に追加

符号化系列出力部１０７は、選択された符号化ブロック長情報とビットレートの情報とに対応するフレーム符号化系列を出力する。 - 特許庁

Then, exclusive OR operation is performed between the selected bit sequence and the cipher text to output a plain text.例文帳に追加

そして、その選択したビット列と暗号文との排他的論理和演算を行い、平文を出力する。 - 特許庁

Each bit sequence is input to modulation circuits 3-1 and 3-2, and modulation signals are generated.例文帳に追加

各ビット系列は変調回路３−１及び３−２へ入力され，変調信号が生成される。 - 特許庁

A bit sequence is corrected by converting bit arrangement and/or inverting a logic bit value before modulation so that composite average bit reliabilities on respective bits of all transmission are averaged.例文帳に追加

このとき、本方法では、すべての送信のそれぞれのビットに対する合成平均ビット信頼性が平均化されるように、変調前に、ビット配置を変換しおよび／または論理ビット値を反転させることによってビットシーケンスを修正する。 - 特許庁